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一个拥有4096个核心的RISC-V Chiplet架构

2020-08-19 14:00:45 来源: 半导体行业观察

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来源：内容来自半导体行业观察综合，谢谢。

我们知道，在严格的面积和能效约束下，数据分析，机器学习和科学计算中常见的数据并行问题要求每秒增长的浮点运算量不断增长。特定于应用程序的体系结构和加速器虽然在给定任务上很有效，但很难适应算法的变化。

在本届hotchip上，有团队介绍了Manticore，这是一种通用的，超高效的RISC-V，基于小芯片的体系结构，能用于数据并行浮点工作负载。据介绍，该方案使用Globalfoundries 22nm FD-SOI工艺制造了小芯片计算核心的9 平方毫米的原型，并演示了具有高性能的FinFET工艺，但与高性能计算引擎（CPU和GPU）相比，浮点密集型工作负载的能源效率提升了2.X北。

该原型包含两个运行成熟的Linux OS的64位应用程序级RISC-V Ariane管理内核。每个群集包含八个小型（20kGE）32位整数RISC-V内核，每个内核控制一个大型双精度浮点单元（120kGE）。每个内核都支持两个自定义RISC-V ISA扩展——FREP和SSR。其中SSR扩展通过将它们编码为寄存器读写来隐藏显式加载和存储指令。FREP扩展主要通过允许序列缓冲区独立地向FPU发出指令来将整数核与FPU分离。

以下为Hotchip上的演讲PPT：

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

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