长江存储入场，3D NAND大战开启

2018-08-22 14:00:31 来源: 半导体行业观察

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在价格和竞争压力期间，3D NAND供应商正准备迎接新的战斗，相互竞争下一代技术。

随着新玩家进入3D NAND市场 - 中国的长江存储（以下简称：YMTC），竞争正在加剧。 在中国政府拨款数十亿美元的支持下，YMTC最近推出了其首款3D NAND技术。此举加剧了对新进入者可能影响市场恶化的担忧。 3D NAND业务正在走向长期供过于求和价格下跌的局面。

3D NAND是当今平面NAND闪存的后续产品，用于存储应用，如智能手机和固态存储（SSD）。与平面NAND（2D结构）不同，3D NAND类似于垂直摩天大楼，其中水平层的存储器单元被堆叠，然后使用微小的垂直通道连接。

图1：2D NAND架构。资料来源：Western Digital。

图2：3D NAND架构。资料来源：Western Digital

3D NAND通过设备中堆叠的层数来量化。随着更多层的添加，位密度增加。今天，3D NAND供应商正在推出64层设备，尽管他们现在正在推进下一代技术，它拥有96层。分析师表示，到2019年中期，供应商正在竞相开发和发布下一代128层产品。

在研发方面，供应商也在开发下一代技术，分别为256层和512层。 “这是一场比赛，”TechInsights的分析师Jeongdong Choe说。 “这是最高筹码量的竞赛。”

有些人偏离了路线图。在一种情况下，供应商最终会转移到半个节点以保持领先于游戏。然后，竞争背后的YMTC计划在2019年中期之前发布一个64层设备，但它将跳过96层直接移动到128层。 “他们的任务是追赶三星和其他公司。也许在2020年或2021年，他们将做128，“Choe说。

现有的3D NAND供应商 - 英特尔，美光，三星，SK海力士和东芝 - 并没有停滞不前，他们将在竞争中保持领先地位。但是每个供应商都采用不同的方法来扩展3D NAND。

无论如何，3D NAND缩放很难。由于一系列技术和成本挑战，从96层以上迁移更加令人生畏。

对于96层及更高层，3D NAND供应商可能需要转向晶圆厂的新旧技术。事实上，低温蚀刻的重新出现，最早出现在20世纪80年代。新的粘接和其他技术正在开发中。

图3：3D NAND闪存路线图。资料来源：Imec

商业环境带来了另一项挑战。去年，NAND市场受到产品短缺，供应链问题和技术转型困难的困扰。

Objective Analysis的分析师吉姆·汉迪（Jim Handy）表示，今天的情况不同，因为3D NAND市场有望在今年年底“崩溃”。 “我们已经看到一些价格下跌。现货市场价格全年下跌。“

这种情况不同于许多下行周期，其特点是需求疲软和供过于求。 “我们正处于供过于求的边缘，”汉迪说。 “问题在于人们在制作3DNAND方面的效率越来越高。它是供应驱动的。不乏需求。”

根据Gartner的数据，对于NAND来说，平均销售价格（ASP）预计将在2018年下降24％，在2019年下降23％。根据Gartner的数据，预计2018年NAND收入总额将达到587亿美元，高于2017年的537亿美元。

图4：第二季度NAND收入预测资料来源：Gartner

然而，从长远来看，一些预测略微乐观。 YMTC CEO表示，“如果你从顶层看这个，那就是一个健康的市场。” “如果你看一下中国对内存芯片的消耗，这是一个相当大的数字。”

与此同时，半导体设备制造商正在密切关注市场。一些供应商的内存订单经历了放缓，但预计整体市场将会增长。 TEL表示，总体而言，晶圆厂设备市场预计将从2017年的510亿美元增长到2018年的560亿美元至580亿美元。 “随着半导体应用的不断扩大，设备市场正在进入下一阶段，”TEL总裁兼首席执行官Toshiki Kawai在最近的一次报告中表示。

除了不确定的商业环境外，技术方面也存在挑战。多年来，该行业销售用于存储应用的平面NAND设备。 NAND闪存由存储单元组成，存储单元存储数据位。最新的NAND设备存储多位数据（每个单元3或4位）。在NAND中，即使在系统中关闭电源之后，数据仍然存储。

平面NAND单元基于浮栅晶体管结构。多年来，供应商已经将逻辑单元尺寸从120纳米扩展到今天的1xnm节点，使容量增加了100倍。然而，在15nm / 14nm处，平面NAND正在失去动力。

这就是该行业转向3D NAND的原因。在平面NAND中，存储器单元通过水平串连接。在3D NAND中，弦被折叠并垂直竖立。实际上，存储器单元以垂直方式堆叠，作为缩放密度的手段。

垂直堆栈具有多个级别或层。位密度增加了更多层。例如，东芝的64层器件（每单元3位）是一个512Gb器件，其单位芯片尺寸比48层芯片大65％。

东芝最新的96层产品（每单元4位）容量为1.33T(太比特)，芯片尺寸比64层产品小40％。 “QLC将在许多不同的市场上产生改变游戏规则的影响，”东芝内存业务部高级副总裁斯科特尼尔森说。

通常，供应商每年大约在一代技术上扩展3D NAND。 2018年，供应商正在从64层产品迁移到96层。然后，根据Imec的说法，预计供应商将在2019年从96层移至128层，其次是2020/2021的256层，以及2022/2023的512层。

其他人则遵循不同的节奏。 YMTC将从64层移动到128层，从而跳过96层。由于多种原因，YMTC正在跳过96层。首先，64层设备具有价格竞争力，并且在一段时间内仍将是最佳选择。然后，从密度的角度来看，YMTC表示其64层设备接近其竞争对手的96层产品。

“如果你看看我们目前的步伐，我们的进展非常快，” YMTC CEO说。 “对于64岁以后的一代，我们仍然计划在12至18个月内进行时间延迟。我们计划下一代直接进入128。根据这一步伐，我们将与其他人保持非常接近。”

但是，从128层到256层的跳跃并不简单。有些人会在跳跃到256层之前移动到半个节点。例如，据TechInsights称，三星将从128层移动到大约180层或190层。

扩展3D NAND

无论如何，为了扩展3D NAND，供应商采用两种方法中的一种 - 单层或串堆叠。这两种方法都是可行的，但它们是不同的，有各种权衡。

“扩展这些设备的第一种方法是转向越来越多的层。 96层现在已经出现。我们看到了一条通往256对的单一套路径，“Lam Research的首席技术官Rick Gottscho在最近的一次演讲中表示。 “缩放这些设备的第二种方法是采用一个平台并在顶部堆叠另一个平台。这造成了另外一系列挑战。”

三星正在采用单层方法。分析师表示，在其最新的设备中，实际上是92层，三星在同一个单片裸片中堆叠了所有92层。

其他人正在采用串型堆叠方法。例如，在64层设备中，有些设备开发了两个独立的32层部件。然后，他们将一个堆叠在另一个上面，启用64层芯片。

然后，对于96层，一些组合了两个单独的48层芯片。在两种情况下，两个芯片由绝缘层隔开。

两种方法，单层和堆叠，都是可行的。应用材料公司工艺开发总经理MahendraPakala 表示，“在96层上，双层堆叠可能会变得越来越常规。可能会有一些单层堆叠。”

每种方法都有一些技术和成本问题。例如，在串型堆叠中，供应商正在制作两个设备。实际上，供应商将制造单个设备的步骤数量增加了一倍，这转化为成本和周期时间。

在单层方法中，供应商一次性制造单个设备。理论上，这可以降低成本和周期时间。但在晶圆厂，单层方法很难实现。有些人认为这种方法可能会随着时间推移而失去动力。

两种方法都遵循相同的流程步骤。在晶圆厂中，3D NAND与平面NAND不同。在2D NAND中，该过程取决于使用光刻缩小尺寸。

光刻仍然用于3D NAND，但它不是最关键的一步。因此，对于3D NAND，挑战从光刻转向沉积和蚀刻。

3D NAND流以衬底开始。然后，供应商在流动交替堆叠沉积中经历了第一个挑战。使用化学气相沉积（CVD），该方法包括在衬底上沉积和堆叠交替的薄膜。

首先，在基板上沉积一层材料，然后在顶部上施加另一层。该过程重复几次，直到给定的设备具有所需的层数。

每个供应商使用不同的材料例如，三星在基板上沉积交替的氮化硅和二氧化硅层。 “你会沉积氧化物 - 氮化物或氧化物 - 多晶硅，这取决于你制造的器件类型，”Lam's Gottscho在演讲中说道。

可以在基板上堆叠数百层。但随着更多层的添加，面临的挑战是在高产量下堆叠具有精确厚度和良好均匀性的层。压力和缺陷控制面临巨大挑战。此外，堆叠往往在压力下弯曲。

图5：薄膜堆叠沉积挑战。资料来源：LamResearch。

这在单层方法中变得更加明显。为此，供应商将在基板上堆叠96层薄膜。 “这是很多沉积。如果你看看任何其他设备，例如传统的DRAM设备，逻辑设备或之前的2D NAND闪存，他们就没有96层沉积薄膜，“Gottscho说。

有解决方案。例如，Lam已经发布了一种可以进行背面沉积的产品，可以补偿前侧应力。

避免压力的另一种方法是使用串型堆叠。例如，您将图层存放在一个48层设备上，然后在另一个设备上重复该过程，形成一个96层产品。

通常，48层交替堆叠沉积工艺是成熟的并且产生相对较小的应力，但是存在挑战。 “你需要让一个甲板与另一个甲板对齐。如果它们都是高度变形的，那么你将会出现很大的对齐错误，“Gottscho说。

高纵横比蚀刻

在该步骤之后，在膜叠层上施加硬掩模，并在顶部图案化孔。然后，这是流动高纵横比（HAR）蚀刻中最难的部分。

为此，蚀刻工具必须从器件叠层的顶部到底部基板上钻出微小的圆孔或通道。通道使得单元在垂直堆叠中彼此连接。一个器件可能在同一芯片中有250万个微小通道。每个通道必须平行且均匀。

该步骤使用今天的反应离子蚀刻（RIE）系统进行。简单来说，蚀刻器通过用离子轰击表面来产生微小的通道。 “这种蚀刻非常困难且非常耗时，”Lam的Gottscho说。 “蚀刻中纵横比缩放的基本定律表明，纵横比越高，沉积层的厚度越大，孔越小，蚀刻越慢。”

然后，随着蚀刻工艺更深地渗透到通道中，离子的数量可能减少。这会降低蚀刻速率。更糟糕的是，可能会发生不需要的CD变化。

图6：沟道蚀刻挑战。资料来源：LamResearch。

64层设备的纵横比为60：1，而32/48层设备的纵横比为40：1。尽管如此，今天的蚀刻机仍然可以完成这项工作，至少在某种程度上是这样。 “32层，48层和64层设备使用传统的蚀刻工具用于HAR通道孔，”TechInsights的Choe说。

基于这一前提，可以想象供应商可以使用串型堆叠从96层迁移到128层以上。理论上，使用传统的蚀刻工具，供应商可以处理两个64层设备，从而实现128层。

单层方法是另一个故事，因为纵横比超过70：1。 “对于96层，我们可以用一步蚀刻进行蚀刻。但是你可能有蚀刻损坏或者轮廓不好。如果我们使用一步蚀刻，这很难，”Choe说。

对于单层96层设备及其他设备，业界需要用于HAR步骤的传统蚀刻工具。 “但是，需要另一种等离子工具和方法。低温蚀刻就是一个例子，”Choe说。

传统的蚀刻器涉及在室温下交替蚀刻和钝化步骤的过程。相反，低温蚀刻在低温下进行。他们使用氟基高密度等离子体。

“低温蚀刻并不新鲜。人们已经将它用于其他应用，“Applied的Pakala说。 “原子在高温下移动。如果您在蚀刻时不需要原子，则可以降低温度。”

然而，低温蚀刻是困难且昂贵的。 “我们回到了未来。我们正在做的是引入低温蚀刻。自20世纪80年代中期以来，它一直存在于文献中，但它远远超过了它的时代，”Lam的Gottscho说。 “这是一项艰巨的技术，但我们取得了很大的进步。低温蚀刻的优势在于，您可以在此高纵横比特征底部的蚀刻前沿处获得更多反应物。这提高了蚀刻速率。这是一项昂贵的技术实施，但其好处超过了增加的成本。”

更多步骤

在此过程之后，每个供应商都遵循不同的流程。在一些流程中，通道衬有多晶硅并填充有二氧化硅。

然后，去除叠层中的原始氮化物层。沉积栅极电介质，然后使用钨用于字线的导电金属栅极填充。这是复杂过程的简化版本。