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编译自semi wiki
，谢谢。
封装曾经是半导体制造过程中的事后考虑。你制作了一小块芯片，然后你把它连接起来，继续你的快乐之路。但随着摩尔定律的延伸，工程师们意识到他们可以利用包括封装在内的芯片的所有部分来制造最好的产品。改进封装会给您带来显着的好处，因为有更厚的金属片以获得更好的导电性，而 I/O（输入/输出）问题仍然是半导体面临的最大问题之一。
更令人惊奇的是，过去没有一家封装公司被认为像传统的前端制造工艺那样重要。封装供应链通常被认为是“后端”，并被视为成本中心，类似于银行的前台和后台。但现在随着前端努力扩展其边界，一个全新的焦点领域出现了，这就是对封装的重视。我们将讨论各种工艺，这样您在研究这部分半导体封装并了解 2.5D 或 3D 封装意味着什么时，就不会再感到迷茫了。
回顾封装过去几十年的发展，其简化的演变是 DIP> QFP > BGA > POP/SiP > WLP.
显然有很多不同的封装技术，但我们将讨论广泛代表每种类型的简单化技术，然后慢慢将其带到现在。我也非常喜欢下面的高级概述（它已经过时但仍然正确）。
在封装的最初阶段，物品通常装在陶瓷或金属罐中，并密封（气密）以获得最大可能的可靠性。这主要适用于需要最高可靠性的航空航天和军事功能。然而，这对于我们大多数日常用例来说并不可行，因此我们开始使用塑料封装和 双列直插式封装(DIP)。
DIP 于 1970 年代推出，并在表面贴装技术推出之前的十年内一直是主角。DIP 在实际半导体周围使用塑料外壳，并具有两排平行的突出电引脚，称为引线框，连接到下方的 PCB（印刷电路板）。
实际的die则通过键合线连接到两个引线框架，这两个引线框架可以连接到印刷电路板 (PCB)。
像许多早期的半导体发明一样，DIP 是由 Fairchild semi 于 1964 年创建的。DIP 封装是一种复古的标志性设计，设计选择是可以理解的。实际的裸片将完全用树脂密封，因此可靠性高且成本低，许多最早的标志性半导体都是以这种方式封装的。请注意，die是通过导线连接到外部引线框架，这使其成为一种“引线键合”封装方法。稍后再谈。
下面是 Intel 8008——实际上是最早的现代微处理器之一。请注意，它是标志性的 DIP 包装。所以如果你看到那些看起来像小蜘蛛的半导体的时髦照片，那就意味着这只是一个 DIP 封装类半导体
然后将这些小金属片中的每一个都焊接到 PCB 上，在那里它与其他电气元件和系统的其余部分接触。下面是如何将封装焊接到 PCB 板上。
PCB 本身通常由铜或由非导电材料层压的其他电气元件制成。然后，PCB 可以将电力从一个地方路由到另一个地方，让组件相互连接并相互通信。请注意焊接到 PCB 上的每个电路之间的细线，这些是嵌入的电线，用作从一块到一块的导管。那就是封装的“封装”部分，PCB是封装的最高层次。
虽然还有其他 DIP 版本，但实际上是时候转向始于 1980 年代的下一个封装技术范式，即表面贴装封装。
表面贴装封装
（1980 年代至 1990 年代）
为了取代通过 DIP 安装产品，业界引入了表面贴装技术 (SMT)。正如暗示的那样，该封装直接安装在 PCB 的表面上，并允许在一块基板上使用更多组件并降低成本。下面是典型的表面贴装封装的图片。
这种封装有很多变体，在半导体创新的全盛期很长一段时间内都是主力。值得注意的是，现在安装到 PCB 上的不是两个引线框架，而是所有侧面都有 4 个表面。 这符合封装的普遍需求，即占用更少的空间并增加连接带宽或 I/O。每个额外的进步都会牢记这一点，并且是一个值得关注的模式。
这个过程曾经是手动的，但现在是高度自动化的。此外，这实际上给 PCB 带来了很多问题，例如爆米花。爆米花是指塑料封装内的水分在焊接过程中被加热，并且由于快速再加热和冷却，水分会导致 PCB 出现问题。 需要注意的另一件事是，随着封装过程的每次增加，复杂性和故障都会增加。
球栅封装和芯片级封装
（1990 年代 - 2000 年代）
随着对半导体速度的要求不断提高，对更好封装的需求也在增加。虽然 QFN（四方扁平无引线）和其他表面贴装技术显然继续激增，但我想向您介绍我们将来必须了解的封装设计的开始。这是焊球或广义上的球栅阵列 (BGA) 封装的开始。
这就是球栅阵列的样子，它可以从下方直接将一块硅安装到 PCB 或基板上，而不是像以前的表面贴装技术那样只在所有 4 个端部的角上贴上胶带。
所以这只是我上面列出的趋势的另一个延续，占用更少的空间和更多的联系。现在，我们现在直接将一个封装连接到另一个封装，而不是在每一侧精细地连接封装。这会带来更高的密度、更好的 I/O（性能的同义词），并且现在增加了如何检查 BGA 封装是否工作的复杂性。到目前为止，主要是对封装进行目视检查和测试。现在我们看不到封装，所以没有办法测试。输入 X 射线进行检查，并最终使用更复杂的技术。
焊点也是我希望你记住的东西，它是现在相互粘合的主要方式，因为这是最常见的封装互连模式类型。
我们现在正步入现代封装时代。上面描述的许多封装方案今天仍在使用，但是，您将开始看到越来越多的封装类型，并且这些封装类型在未来将变得更加相关。我现在开始描述这些。公平地说，许多这些即将到来的技术是在前几十年发明的，但由于成本原因，直到后来才被广泛使用。
这是您可能会阅读或听到的最常见的封装方式之一。我很高兴我可以为你定义它，因为到目前为止我读过的入门书里从来没有一个令人满意的解释。倒装芯片是 IBM 很早就发明的，通常缩写为 C4。在倒装芯片的情况下，它确实不是一种独立的封装形式，而是一种封装风格。几乎只是每当芯片上有焊料凸点时。该芯片不是用于互连的引线键合，而是翻转以面对另一个芯片，其间有一个连接基板，因此是“倒装芯片”。
我不希望你仅仅从那个尴尬的句子中理解，我想给你一个来自
Wikipedia
的例子，它实际上有一些我见过的最好的介绍。让我们引导您完成这些步骤。
请注意倒装芯片与引线键合的不同之处。还记得顶部的 DIP 封装吗？那是引线键合，其中芯片使用引线键合到另一种金属上，然后焊接到 PCB 上。再次强调，引线键合不是一种特定技术，而是一套较旧的技术，包含许多不同类型的封装。我认为最好用倒装芯片来形容。Wirebond 是倒装芯片的先驱。
老实说，如果你做到了这一步——你就是冠军。我认为这确实是您需要了解的所有内容。每种形式因素都有大量变化，只需将这些视为支配它们的总体主题。
我们正缓慢地进入“先进封装”半导体时代，我现在想谈谈一些更高层次的概念。实际上有各种级别的“封装”适合这个思维过程。我们之前谈到的封装大部分都集中在芯片封装到PCB上，但高级封装的开始真正是从手机开始的。
手机在很多方面都是先进封装诸多方面的巨大先驱。这说得通！尤其是手机，在尽可能小的空间内含有大量的硅，比笔记本电脑或电脑密集得多。一切都必须被动冷却，当然要尽可能薄。每年苹果和三星都会发布一款速度更快但更薄的手机，这将封装推向了新的极限。我将讨论的许多概念都始于智能手机封装，现在已经推向了半导体行业的其他领域。
芯片级封装实际上比听起来要广泛一些，最初是指芯片级封装。技术定义是一个封装，其尺寸不超过裸片本身大小的 1.2 倍，并且必须是单裸片且可贴附的。实际上，我已经向您介绍了 CSP 的概念，那就是通过倒装芯片。但 CSP 确实通过智能手机提升到了一个新的水平。
2010 年代使 CSP 成为大势所趋，这张照片中的所有东西都是芯片芯片大小的 1.2 倍，并且专注于尽可能多地节省空间。CSP 时代有很多不同的风格，倒装芯片、右基板和其他技术都是这一分类的一部分。但我不认为知道细节对你有很多好处。
但还有一个更小的级别——这是“终极”芯片级封装尺寸，或晶圆级封装。这几乎只是将包装放在实际的硅芯片本身上。封装是硅芯片。它更薄，具有最高级别的 I/O，而且显然非常热且难以制造。先进封装革命目前处于 CSP 规模，但未来都集中在晶圆上。
这是一个有趣的演变，封装被实际的硅本身所包含。芯片就是封装，反之亦然。与仅将一些球焊接到芯片上相比，这确实很昂贵，那么我们为什么要这样做呢？为什么现在对先进封装如此痴迷？
这是我长期以来一直在写的趋势的高潮。
异构
计算不仅是专业化的故事，也是我们如何将所有这些专业化的部分组合在一起的故事。先进封装是使这一切发挥作用的关键推动力。
让我们看看 M1——一种经典的异构计算配置，特别是它们的统一内存结构。对我来说，M1 不是一个“令人惊叹的”时刻，而是异构计算前后的一个独特时刻。M1 正在昭示未来的样子，许多人很快就会效仿苹果的做法。请注意，实际的 SOC（片上系统）不是异构的，而是使内存接近 SOC 的定制封装。
这可能是一张经过编辑的照片——但请注意 PCB 没有电线——这可能是因为它们出色的 2.5D 集成。
另一个非常好的高级封装的例子是 Nvidia 的新 A100。再次注意到 PCB 上没有电线。
与传统 GDDR5 GPU 板设计中需要围绕 GPU 的大量离散内存芯片不同， HBM2 包含一个或多个多个内存裸片的垂直堆栈。内存die使用通过硅通孔和微凸块创建的显微导线连接。一个 8 Gb HBM2 裸片包含超过 5,000 个硅通孔。 然后使用无源硅中介层连接内存堆栈和 GPU 芯片。HBM2 堆栈、GPU 芯片和硅中介层的组合封装在单个 55mm x 55mm BGA 封装中。 请参阅图 9 了解 GP100 和两个 HBM2 堆栈的说明，以及图 10 了解具有 GPU 和内存的实际 P100 的显微照片。
这里的要点是，世界上最好的硅正在以一种方式制造，而这场革命并没有停止。让我们更多地了解上面的单词并将其翻译成英文。首先是更多关于高级封装、2.5D 和 3D 封装这两个总体类别的更多信息。
2.5D 有点像我们上面提到的倒装芯片的加速版本，但不是将单个芯片堆叠到 PCB 上，而是将芯片堆叠在单个中介层之上。我认为这张图说得很好。
2.5D 就像有一扇通往邻居家的地下室门，实际上是一个凸块或 TSV（通过硅通孔）进入您下方的硅中介层，并将您与邻居连接起来。它并不比您实际的片上通信快，但由于您的净输出取决于总封装性能，因此两个硅片之间的距离缩短和互连增加超过了在单个 SOC 上没有所有东西的缺点。这样做的好处是您可以使用“已知良好的芯片”——或者更小的硅片来非常快速地将更大更复杂的封装拼凑在一起。最好在一块硅上完成所有工作，但是这个过程使制造变得容易得多，尤其是在较小的尺寸下。
那些小硅片——通常被称为您听说过的“小芯片”。现在，您可以获得设计用于组合在一起的小型硅功能块的小芯片，将它们连接在一个平坦的硅基板上。
小芯片和 2.5D 封装可能会使用很长时间，它的质量非常好，而且可能比完全 3D 更容易制作，而且价格也便宜得多。此外，它可以很好地扩展并且可以与新的小芯片一起重复使用，因此只需更换小芯片就可以制造出相同封装格式的新芯片。Zen3 的新改进就是其中之一，其中封装相似，但一些小芯片得到了升级。 然而，这在包装的最终版本，即 3D封装。
3D包装是圣杯，封装的终极结局。这样想，现在我们可以拥有一座巨大的摩天大楼，定制一座巨大的摩天大楼，使用任何流程来适应功能。这是 3D 封装——现在所有的封装都是在硅片本身上完成的。它是驱动更大更复杂结构的最快、最节能的方式，这些结构是专为任务构建的，并将显着“扩展”摩尔定律。未来我们可能无法获得更多的功能缩减，但现在有了 3D 封装，我们仍然可以改进我们的芯片，以类似于旧的摩尔定律。
有趣的是，我们有一个整个半导体市场走向 3D 的明显例子——内存。内存对 3D 结构的推动很好地预示了未来的发展。NAND 必须采用 3D 的部分原因是他们难以在更小的几何形状上进行扩展。将记忆想象成一座大型 3D 摩天大楼，每一层楼都由电梯连接在一起。这些被称为“TSV”或硅通孔。
这就是未来的样子，我们甚至有可能将 GPU/CPU 芯片堆叠在一起，或者将内存堆叠在 CPU 上。这是最后的边界，我们正在迅速接近。在接下来的 5 年内，您可能会开始看到 3D 包装一次又一次地出现。
与其深入研究 3D 和 2.5D 封装，我认为最好只是列出一些您可能以前听说过的正在使用的流程。我想在这里重点关注由晶圆厂完成的流程，这些流程推动 3D/2.5D 集成向前发展。
这似乎是 2.5D 集成过程的主力，由 Xilinx 首创。
这个过程主要集中在将所有逻辑裸片放在硅中介层上，然后放在封装基板上。一切都通过微凸块或球连接。这是一个经典的 2.5D 结构。
请注意这张关于凸点密度和键合间距的惊人图表，SoIC 在尺寸上甚至不接近倒装芯片或 2.5D，而在密度和特征尺寸方面几乎是一个前端工艺。
这是他们技术的一个很好的比较，但请注意，SoIC 实际上有一个类似于 3D 堆叠的芯片堆叠，而不是中介层 2.5D 集成。
三星近年来已成为重要得多的代工合作伙伴，当然不甘示弱，三星拥有全新的 3D 封装方案。在下面查看他们的 XCube 视频。
这里没有太多信息，但我想强调 A100 是在三星工艺上制造的，所以这很可能是为 Nvidia 最新芯片提供动力的技术。此外，在所有公司中，三星可能拥有最多的 TSV 经验，因为他们的 3D 内存平台，所以很明显，他们知道自己在做什么。
最后但同样重要的是英特尔的 Foveros 3D 封装。我们可能会在未来的 7nm 及以后的世代中看到英特尔在其“混合 CPU”工艺中的更多实施。他们非常明确地表明这是他们未来的重点。
有趣的是，三星、台积电或英特尔在 3D 工艺上确实没有太大区别。
过去，每年的 WFE（Wafer Fab Equipment）估计都将封装估计排除在外，但从 2020 年开始，它们开始包括晶圆级封装。这是一种风向变化的信号，也是为什么中端从这里开始非常有趣的原因。中端的另一个定义是生产线后端 (BOEL)。
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