我们有比摩尔定律更好的方法来衡量技术进步

提起技术领域最著名的信条，摩尔定律当然不能不提。50多年以来，摩尔定律一直在说明和预测晶体管会缩小，就像约每两年出现一个转折点（称为技术节点）一样。就像一些基于物理原理的末日时钟一样，工程师们一直在设法使一块硅片能容纳的晶体管数量定期增加一倍，因此，节点的数量在过去几十年里不断减少。戈登•摩尔首次提出以他的名字命名的这一规律时，还没有节点这种东西，那时一块集成电路上只有约50个晶体管。不过，几十年的努力加上数千亿美元的投资后，我们的技术取得了巨大的进步。如果你正在使用高端智能手机阅读本文，那么你手机的处理器使用的技术就被称为7纳米节点。这意味着1平方毫米的硅中有大约1亿个晶体管。5纳米节点制造的处理器现已经在生产之中，行业领军者可能正在致力于在10年内生产出1纳米节点的产品。之后呢?

毕竟，1纳米还不足5个硅原子的直径宽。因此，我们有理由认为摩尔定律很快便会消失，未来不会再出现半导体制造技术进步带来的处理能力上的进一步飞跃，而固态硬件工程是一条没有出路的职业道路。

不过事实并非如此。半导体技术节点系统描绘的图景是错误的。7纳米晶体管的大多数关键特性实际上比7纳米大得多，而且这种命名法和物理现实之间脱节的情况已经持续了约20年。虽然这并不是什么秘密，但确实会带来一些不良的后果。

首先，对“节点”的持续关注掩盖了一个事实，那就是即使互补金属氧化物半导体（CMOS）晶体管的几何形状无法再压缩，半导体技术仍然能够以切实可行的方式继续推动计算能力的发展。此外，对半导体发展而言，持续的以节点为中心的看法不能像过去那样以行业刺激的方式为其指明前进方向。最后，让人难以释怀的是，大量股票被投入到一个根本毫无意义的数字上。

我们已经开始有更好的替代方式来记录该行业的里程碑了。可是在这个众所周知的竞争行业里，专家会团结起来选择其一吗？希望他们会，这样我们就能再次以有效的方式来衡量当今世界上最大、最重要和最具活力的产业之一的进步。

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那么，对于这一项可以说是过去百年来最重要的技术，我们是怎样让它的进步仿佛是自然而然走到终点的？自1971年英特尔4004微处理器发布以来，金属氧化物半导体（MOS）晶体管的体积缩小了大约1/1 000，而单块芯片上的晶体管数量增加了约1 500万倍。衡量这种集成密度上的极大进步的指标主要是尺寸，即金属半节距和栅极长度。在很长一段时间里，它们的数字都差不多。

金属半节距是芯片上从一个金属互连开始到下一个金属互连开始的距离的一半。在近十年来仍占主导地位的二维晶体管或“平面”晶体管设计中，栅极长度表示晶体管的源极和漏极之间的空间。这个空间里有栅极堆栈，它控制着源极和漏极之间的电子流。从历史上来看，它是决定晶体管性能最重要的标准，因为栅极较短的设备开关速度更快。

在栅极长度和金属半节距大致相等的年代，它们代表了芯片制造工艺的关键特征，也就是节点数。通常每一代芯片上的这些特征会缩小30%。尺寸大大缩小能够使晶体管密度增加1倍，因为矩形的x和y边减小30%意味着其面积减半。

在20世纪70和80年代，使用栅极长度和半节距作为节点数一直很有用，但在90年代中期，这两个特征开始剥离。为了继续大幅度提高速度和硬件效率，芯片制造商在缩小栅极长度方面比处理硬件的其他特征更积极。例如，使用130纳米节点制造的晶体管，其栅极实际上只有70纳米。其结果是摩尔定律中的密度倍增延续下来，但栅极长度不成比例地缩小了。不过，业内在很大程度上还是延续着旧的节点命名惯例。

21世纪初的发展进一步拉大了这种差距，因为处理器遇到了耗电量的限制。工程师们还是在不断改进硬件。例如，让晶体管的一部分硅受到应力作用，使载流子在较低的电压下更快地通过，从而提高CMOS设备的速度和功率效率，且不用大大缩短栅极长度。

当电流泄漏问题迫使人们调整CMOS晶体管结构时，情况更奇怪了。在2011年，英特尔在22纳米节点上改用鳍式场效应晶体管（FinFET）时，设备的栅极长度为26纳米，半节距为40纳米，鳍片宽度为8纳米。

该行业的节点数“那时绝对没有意义，因为与你的任务真正有关的晶粒，其任何尺寸都与节点数无关”，IEEE终身会士、英特尔的老将保罗•加吉尼（Paolo Gargini）说，他正在负责提出新的衡量标准。

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半导体行业需要更好的技术，这是一种广泛的共识，虽然这种共识并不普遍。有一种解决方案是简单地根据晶体管重要实际特征的尺寸来重新调整命名。这并非是指依据栅极长度调整，因为它已不是最重要的特征。相反，人们建议使用另外两种参数，它们代表了制造逻辑晶体管所需区域的实际限制。一种参数叫接触栅距，是指从一个晶体管的栅极到另一个晶体管栅极的最小距离。另一个重要的参数是金属间距，是指两个水平互连之间的最小距离。（没有理由再将金属间距分成两半，因为栅极长度如今也不那么相关了。）

安谋国际科技股份有限公司（Arm）的首席研究工程师布莱恩•克莱恩（Brian Cline）解释说，这两个值是创造新过程节点中的逻辑的“最小公分母”。这两个值的乘积很好地估算了晶体管的最小可能面积。每一个其他设计步骤（形成逻辑或SRAM单元、电路模块）都会增加这一最小可能面积。他说：“良好的逻辑过程加上深思熟虑的物理设计特性，将使该值得到最小程度的降低。”

2020年4月，IEEE国际器件与系统路线图（IRDS）主席保罗•A. 加吉尼（Paolo A. Gargini）提出使用一种包含3个数字的指标让该行业“回归现实”，该指标结合了接触栅距（G）、金属间距（M）和芯片上器件的层数（T，该数字对未来的芯片至关重要）。

IRDS的前身是国际半导体技术路线图（ITRS），ITRS是一个持续了几十年的行业级组织，目前已不复存在，它曾预测了未来节点的各个方面，使相关行业及其供应商有了统一的目标。

“评估晶体管密度时只需要知道这3个参数。”加吉尼说，他也曾是ITRS的负责人。

IRDS的路线图显示，即将推出的5纳米芯片有着48纳米的接触栅距、36纳米的金属间距，且为单层，因此其指标为G48M36T1。虽然该命名尚未真正落实，但其传达的信息比“5纳米节点”更有用。

与节点命名法一样，该GMT度量标准中的接触栅距和金属间距值会在10年里继续缩小。不过其缩小速度会越来越慢，按照目前的发展速度，大约会在10年后达到终点。到那时，金属间距将接近远紫外线光刻能达到的极限。虽然上一代光刻机的成本效益远远超过了193纳米波长的限制，但远紫外线可能达不到这种程度。

“光刻工艺大约会在2029年达到极限。”加吉尼说，在那之后，“进步方式就是堆叠……这是提高密度的唯一方法。”

此时层数（T）开始变得重要。如今先进的硅CMOS是单层晶体管，这些晶体管由十多层金属互连连接成电路。如果能制造出两层晶体管，我们就能一举将设备的密度提高1倍。

对于硅CMOS来说，相关技术目前还处于实验室阶段，但其问世的时间应该不会太远。

十年多来，工业研究人员一直在探索“整体式3D集成电路”芯片，它由一层层搭建的晶体管组成。这并不容易，因为硅处理温度通常很高，建造一层可能会破坏另一层。尽管如此，一些工业研究机构（尤其是比利时的纳米技术研究公司（Imec）、法国的CEA-Leti和美国的英特尔）正在开发一种可以在CMOS逻辑上叠加建造通道金属氧化半导体（NMOS）和P沟道金属氧化半导体（PMOS）这两种晶体管的技术。

即将到来的非硅技术甚至可以更快地实现3D构建。例如，麻省理工学院的马克斯•舒勒克（Max Shulaker）教授和他的同事已经在开发依靠碳纳米晶体管层的3D芯片。由于可以在相对较低的温度下加工这些器件，所以其多层搭建比硅设备中的多层搭建更容易。

另一些人则致力于在硅上的金属互连层内构建逻辑或存储单元，包括微型机械继电器和薄如原子的半导体（如二硫化钨）制成的晶体管。

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大约1年前，一群著名的学者相聚在加州大学伯克利分校，提出了他们自己的度量标准。

这个非正式小组的成员包括半导体研究领域的一些大名鼎鼎的人物。2019年6月会议上的3位加州大学伯克利分校工程师都参与了FinFET项目，分别是胡正明、金智杰（Tsu-Jae King Liu）、杰弗里•博科（Jeffrey Bokor）。博科是该校电气工程系的主席，胡正明曾担任世界上最大的半导体制造公司台积电（TSMC）的技术总监，2020年获得了IEEE荣誉勋章。金智杰是工程学院院长，也是英特尔董事会的董事。来自加州大学伯克利分校的与会者沙耶夫•萨拉赫丁（Sayeef Salahuddin）则是开发铁电装置的先驱。

斯坦福大学的小组成员包括黄汉森，他是教授，也是台积电的企业研究副总裁；苏哈西什•米特拉（Subhasish Mitra），发明了一项重要的自测技术，并与黄汉森合作开发了第一台基于碳纳米管的计算机；詹姆斯•D. 普卢默（James D. Plummer），英特尔的前董事会成员，也是斯坦福大学任职时间最长的工程系院长。此外，台积电的研究员凯雷姆•阿卡尔瓦达尔（Kerem Akarvardar）和麻省理工学院的迪米特里•安东尼迪斯（Dimitri Antonidis）随后也加入了该小组。

金智杰说，他们都感到自己所在的领域对优秀学生，尤其是美国学生的吸引力正在下降。这种现状背后的逻辑似乎很简单：如果一个领域从现在起的10年内都不可能取得进步，那么为什么还要花4～6年的时间来进行相关学习？她表示，当“我们需要越来越多的创新解决方案来继续推动计算机技术的发展”时，这种对优秀学生缺乏吸引力的现象就出现了。

专家们希望能找到一种可以打破节点“末日时钟氛围”的度量标准。他们认为，最重要的是这个度量应该没有自然终点。换句话说，数量应该随着技术进步上升，而不是下降。

它还必须简单、准确，而且要与提高半导体技术的主要目的（即拥有更强大的计算系统）相关。

要实现该目标，他们希望不仅仅是像IRDS的GMT度量标准那样只描述制造处理器所使用的技术。他们想要的指标不仅要能考虑处理器，还能考虑影响整个计算机系统性能的其他关键因素。这可能看起来过于雄心勃勃，但它却与计算机正在发展的方向吻合。

打开英特尔Stratix 10现场可编程门阵列（FPGA）的封装，你会发现它不仅仅是一个FPGA处理器。在封装内，处理器晶粒被一系列“小芯片”包围，值得注意的是，其中有两个高带宽动态随即存取存储器（DRAM）芯片。其中，一小片硅蚀刻了密集的互连线阵列，将处理器连接到存储器。

计算机最基本的就是逻辑、存储以及它们之间的连接。为了形成新的度量方法，黄汉森和他的同事选择将每个组件的密度作为参数，称为DL、DM和DC，把脚注连在一起，称其为LMC度量。

LMC度量的提出者表示，DL、DM和DC的改进共同对计算系统的总体速度和能源效率起主要作用，特别是在当今以数据为中心的计算时代。他们绘制了历史数据，揭示了逻辑、存储和连通性的增长之间的关联，这种关联表明DL、DM和DC的平衡增长已经持续了几十年。他们认为，这种平衡隐含在计算机架构中，而且令人惊讶的是，它适用于复杂程度不同的各类计算系统（从移动和桌面处理器到世界上运行速度最快的超级计算机）。黄汉森说，这种均衡的增长表明，未来也需要类似的改善。

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在LMC度量中，DL是逻辑晶体管的密度，即每平方毫米的元件数量。DM是一个系统的主要存储单元的密度，即每平方毫米的存储单元，DC是逻辑与主存储器之间的连接密度，即每平方毫米的互连数量。如果有多层器件或3D芯片堆栈，那么该平方毫米上的整个体积就显得很重要。

DL也许这三者中我们最熟悉的，因为自从第一个集成电路问世以来，人们就一直在计算芯片上的晶体管数量。这听起来很简单，其实不然。处理器上不同类型的电路密度不同，很大程度上是因为连接设备的互连。逻辑芯片最密集的部分通常是构成处理器缓存的静态随机存取存储器（SRAM），它会存储数据以便快速重复访问。这些缓存是很大的六晶体管单元列阵，这些单元紧密地封装在一起的一部分原因是它们很规则。按照这种衡量方法，目前最高的DL是一个135兆比特的SRAM阵列，它使用的是台积电的5纳米工艺，其封装相当于每平方毫米2.86亿个晶体管。按照拟议命名法，它称为“286M”。

不过逻辑块比嵌入其中的SRAM更复杂、更不统一，也更不密集。因此仅凭SRAM判断一项技术可能不公平。2017年，时任英特尔高级研究员的马克•波尔（Mark Bohr）提出了一个使用一些普通逻辑单元加权密度的公式。该公式考虑了一种简单且普遍存在的双输入四晶体管NAND栅极和一种叫做扫描触发器的常见但较复杂电路的单位面积晶体管计数。该公式根据典型设计中这种小栅极和大单元的比例来计算其重量，得出一个每平方毫米晶体管的结果。波尔当时说，SRAM的密度不同，所以应该分开测量。

根据超微半导体公司（AMD）高级研究员凯文•吉莱斯皮（Kevin Gillespie）的说法，AMD内部也使用了类似的方式。他说，如果一种衡量方式不考虑设备是如何连接的，那它就不准确。

几位专家则单独提出了另一种可能性，即测量一些互相认可的、大块半导体设计的平均密度，如安谋的一种广泛可用的处理器设计。

事实上，安谋的克莱因称，安谋放弃了尝试使用单一度量，转而从完整的处理器设计中提取功能电路块的密度。他说：“我认为不存在能够适用于所有硬件应用的、一刀切的逻辑密度度量方法。”因为芯片和系统的类型多种多样。他指出，不同类型的处理器（CPU、GPU、神经网络处理器、数字信号处理器）具有不同的逻辑和静态存储器比率。

最后，LMC的发起者选择不指定某种特定的度量方法测量DL，将其留给业内讨论。

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测量DM比较简单。目前，主存储通常指的是DRAM，因为它价格便宜、耐用、读写速度相对较快。

一个DRAM单元包括控制着电容器访问的单个晶体管，而电容器将比特存储为电荷。电荷会随着时间的推移而泄漏，因此必须定期刷新单元。如今，电容器建立在硅上方的互连层，因此密度不仅受晶体管尺寸的影响，还受互连的几何形状的影响。LMC小组在已出版文献中能找到的最高DM值来自三星。2018年，该公司详细介绍了DRAM技术，其密度为每平方毫米2亿个单元（200M）。

DRAM可能也无法一直维持在主存储器中的地位。可替代的存储器技术（如磁阻RAM、铁电RAM、电阻RAM和相变RAM）现在已经投入商业生产，有些是嵌入处理器的存储器，有些是独立芯片。

当今的计算系统中，在主存储器和逻辑之间提供充足的连接是主要瓶颈。从历史上来看，人们一直采用封装级技术来制造处理器和存储之间的互连（DC所衡量的内容），而不是采用芯片制造技术。与逻辑密度和存储密度相比，几十年来DC的改善并不稳定。相反，随着新封装技术的引入和精进，DC的提高呈现出非连续的特点。近十年来的变化尤其大，片上系统（SoC）已经开始给紧密结合在硅中介层（称为2.5D系统）上或堆叠在3D结构上的小芯片让路。目前已知的最高DC来自采用台积电集成芯片系统3D芯片堆叠技术制造的系统，该系统每平方毫米有1.2万个互连（12K）。

不过，DC不一定要将逻辑连接到一个单独的存储芯片上。在某些系统中，主存储器是完全嵌入的。例如，Cerebras系统的机器学习大型芯片完全依赖嵌入在一块巨大硅片上的逻辑磁芯附近的SRAM。

LMC的提出者建议，将结合DL、DM和DC这3个最佳参数的系统命名为260M、200M、12K。

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英特尔的首席技术官迈克尔•梅伯里（Michael Mayberry）认为，用一个数字来描述半导体节点先进程度的时代已经一去不复返了。不过，原则上他还是赞成我们要有一个全面的系统级度量方式。他说：“选择即使不完美但已经达成一致的方式，也比当前的节点命名法更有用。”

他希望LMC能够得到进一步的扩展，明确需要测量什么以及如何测量。例如，关于DM值，梅伯里说它可能需要与具体存储器相关，该存储器应与其服务的处理器位于相同的芯片封装。他补充说，“主存储器”的内容可能也需要微调。将来，处理器和数据存储设备之间可能会存在多层存储器。例如，英特尔和美光制造了3D XPoint存储器，这是一种介于DRAM和存储器之间的非易失系统。

进一步的批评之声则提出，像LMC这种基于密度的度量标准和GMT这种基于光刻技术的度量标准都偏离了晶圆用户和内存芯片制造商的需求。AMD的吉莱斯皮说：“除了面积（密度），还有性能、功率和成本。”每一个芯片设计都围绕着这4个因素进行权衡，“没有哪个单独的数字能够说明节点的好坏。”梅伯里补充道。

全球第三大DRAM制造商美光科技的高级研究员兼副总裁古特伊•辛格•桑杜（Gurtej Singh Sandhu）说：“内存和存储最重要的衡量标准还是每比特的成本。其他几个因素（包括基于特定市场应用的各种性能指标）也在密切考虑之内。”

还有人甚至认为目前无需新的度量标准。格罗方德公司负责工程和质量的高级副总裁格雷格•巴特利特（Gregg Bartlett）表示，这些措施“只对以规模化为主导的应用有用”，该公司于2018年放弃了对7纳米工艺的追求。“只有少数几家公司从事这方面的生产，客户和应用的数量也有限，因此它与绝大多数半导体行业的关联度较低。”只有英特尔、三星和台积电在追求最后几个CMOS逻辑节点，这几家公司都不是小角色，它们在全球半导体生产中占有重要地位。

巴特利特的公司并不属于这一行列，他认为，CMOS逻辑与专业技术（例如嵌入式非易失存储器和毫米波无线电等）结合对该行业的未来比规模化更重要。

毫无疑问，持续的规模化对许多半导体消费者都很重要。LMC度量和GMT度量的提出者都有一种紧迫感，不过原因不同。对于黄汉森和LMC的支持者来说，在一个晶体管规模化不再那么重要的时代，该行业需要明确自己的长期未来，这样他们才能招募到技术人才来实现这一领域的未来。

对于加吉尼和GMT的支持者来说，此举是为了让该行业步入正轨。在他看来，度量不同步，行业的效率就较低。“这会提高失败的可能性。”他说。“再过10年”，硅CMOS的缩小 就会完全止步，我们取得必要突破以继续提高计算能力的时间“并不充裕”。

作者：Samuel K. Moore

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