编者按：
进入最近两个月，因为三星3nm的大进步，还有台积电宣布在5nm乃至3nm进展，2nm规划，这就引发了大家对晶体管未来的担忧。那么究竟到了1nm之后，制程世界需要怎样的支持？未来的工艺技术又会走向何方？我们来看一下IMEC专家的分享。
FinFET晶体管结构是当今半导体行业的主力。但是，随着微缩的继续，人们不希望出现的短沟道效应需要引入新的晶体管结构。在本文中，imec的3D混合微缩项目主管Julien Ryckaert勾勒出了向2nm及更高技术节点发展的演进之路。在这条激动人心的道路上，他介绍了nanosheet晶体管、forksheet器件和CFET。这些想法的一部分已在2019年IEEE国际电子器件会议（IEDM）上发表。
在每一代新技术中，芯片制造商都能将晶体管规格缩小0.7倍，在器件层面上实现15%的性能提升、50%的面积增益、40%的功耗降低和35%的成本降低。几年前，业界为了维持这种微缩路径，从“老式”的平面MOSFET过渡到FinFET晶体管架构。在FinFET中，源极和漏极之间的沟道呈鳍状。栅极环绕这个3D沟道，从沟道的3个侧面进行控制。这种多栅极结构可以消除短沟道效应，短沟道效应会在栅极长度缩短时降低晶体管的性能。
出色的短沟道控制至关重要，因为它为器件微缩奠定了基础——允许更短的沟道长度和更低的工作电压。
2012年，首批商用22nm FinFET问世。从那时起，FinFET架构得到了改进，以提高性能和减少面积。例如，FinFET的3D特性允许增加鳍片高度，从而在相同的封装面积上获得更高的器件驱动电流。如今，工业界正在加紧生产“内含”FinFET的10nm/7nm芯片。在最先进节点的单元层面，标准单元的Track高度为6T(这是单元面积的量度标准)，每个器件的鳍片数量低至2个。
但随着微缩至5nm以下，预计FinFET将失效。在减小栅极长度时，FinFET结构反过来不能提供足够的静电控制。除此之外，向更低Track高度标准单元的演进需要向单鳍片器件过渡，即使鳍片高度进一步增加，单鳍片器件也不能提供足够的驱动电流。
然而，随着技术节点的变化，半导体行业并不急于转向其他晶体管架构。一些公司甚至决定在某些节点上停留更长时间。但仍有一些应用——如机器学习、大数据分析和数据中心服务器——需要最新的“通用”CMOS解决方案。利用这种通用的CMOS解决方案，在同一个技术节点中的同一个晶体管结构可以用于执行芯片上的所有功能。
此处，垂直堆叠的nanosheet晶体管可以救急。它们可以被认为是FinFET器件的自然进化。想象一下，将一个FinFET侧放，然后将其分成独立的水平薄片，这些薄片构成了沟道。现在，一个栅极完全环绕在沟道上。与多栅极FinFET相比，nanosheet的这种栅极全包的特性提供了更出色的通道控制能力。同时，沟道横截面在3D体积中的更优化分布，优化了单位面积的有效驱动。
在6T和5T的低单元Track高度下，向
nanosheet
器件的迁移成为最佳选择，因为此时鳍片的减少会降低传统的基于鳍片的场效应晶体管的单元中的驱动电流。
但是，如果不引入结构化的缩放助推器，如埋入式电源线和环绕式触点，就不可能将Track高度(以及单元面积)从6T降低到5T。
电源线（Power rails）为芯片的不同组件供电，传统上在芯片的BEOL(即M
int
层和M
1
层)中以金属线的形式实现。然而，在那里，它们占据了相当大的空间。在埋入式电源线结构中，电源线埋在芯片的前端线路中，以帮助释放互连的走线资源。此外，它们为因节距微缩而导致BEOL电阻增加的技术提供了较低的电阻局部电流分布。通过从后道工序移除电源线，标准单元高度可以从6T进一步降低到5T。
随着track高度越来越小，进一步降低单元高度将要求单元内nFET和pFET器件之间的间距更加紧密。然而，对于FinFET和nanosheet器件来说，工艺限制限制了这些n和p器件的结合。例如，在FinFET架构中，n和p之间通常需要2个虚拟鳍片间距，消耗了高达40~50%的总可用空间。
为了扩展这些器件的可微缩性，IMEC最近提出了一种创新的替代架构，称为forksheet器件。forksheet可认为是nanosheet器件的自然延伸。
与nanosheet器件相反，这些sheet现在由分叉的栅极结构控制，这是通过在pMOS和nMOS器件之间引入介质层来实现的。该介质层让p栅极沟槽与n栅极沟槽实现物理隔离，从而允许更紧密的n到p间距。
从FinFET到nanosheet，再到forksheet的自然演化。
用于制造forksheet器件的工艺流程类似于用于制造nanosheet器件的工艺流程，只有几个额外的工艺步骤。n和p之间的介电隔离甚至有一些工艺上的优点，例如，填充功能金属的工艺更加简化。除了这一制程窗口的增强之外，由于
n-p分离的大幅减少，forksheet预计将具有更卓越的面积和性能可微缩性。
forksheet工艺流程中的关键步骤，显示了active patterning后的介电层形成步骤。
imec的研究人员最近使用TCAD模拟来量化forksheet器件架构的预期功率性能面积(PPA)潜力。正在研究的器件以imec的2nm技术节点为目标，采用42nm的接触栅距和金属间距为16nm的5T标准单元库。所提出的设计包括诸如埋入式电源线和环绕式触点等微缩助推器。
与nanosheet 器件相比，我们计算出速度提高了10%（恒定功率），功率降低了24%（恒定速度）。这种性能提升的部分原因是由于栅极—漏极重叠较小而导致的（寄生）密勒电容减小。可用空间还可用于增加片宽，从而提高驱动电流。最后，可以利用n-to-p分离减少来将track 高度从5T缩小到4.3T，从而减小20%的单元面积。当在SRAM设计中实现时，模拟结果显示，在8nm p-n间距的情况下，单元面积微缩和性能提高了30%。
SRAM的半个单元布局：a) FinFET，b)GAA nanosheet ，c)forksheet。由于p-n间距不受栅极扩展（gate extension：GE），栅极切割（gate cut：GE）或虚拟鳍状栅极褶皱（dummy fin gate tuck：DFGT）的限制，因此forksheet 可以提供高达30％的位单元高度微缩比例。
forksheet 可视为从平面到FinFET以及垂直堆叠nanoshee自然演进的下一步。上述特性证明了其作为2nm技术节点的终极逻辑“通用”CMOS器件的潜力。在进一步的研究中，我们需要解决将这些器件完全投入制造的工艺挑战。
超过5T之后，单元高度的进一步降低主要受到可布线性问题的限制，这应在逻辑块层面进行评估。优化可布线性会将我们带入CFET或互补FET器件，从而进一步推动了摩尔定律的发展。
CFET的概念在于将nFET“折叠”在pFET之上（fin-on-fin或sheet-on-sheet），从而充分利用了器件3D微缩的潜力。
由于具有堆叠的性质，CFET拥有2个局部互连层，这为内部单元布线和减小单元面积提供了更大的自由度。单元之间的布线也可以大大改善。
CFET架构形成具有2级局部互连的堆叠式p-n CMOS基本结构。
初步评估表明，基于FinFET的4T CFET可以达到甚至超过5T“标准”FinFET器件的标准单元功耗性能指标。它还可以生产标准单元和SRAM单元，其布局面积缩小25％。基于纳米片的CFET可以提供额外的性能提升，对于缩小到3T逻辑标准单元是必要的。
在本文中，imec提出了最终实现2nm级逻辑器件以及更先进技术节点的发展路径。在今天的主流FinFET之后，出现了nanosheet器件，nanosheet器件提供了出色的沟道控制功能，以有限的额外工艺复杂性提供了卓越的沟道控制。如果辅以微缩助推器，5T track高度的标准单元就会触手可及。
下一步，forksheet可能会进场，由于减少了n到p的间距，因此提供了通往4.3T单元的路径。初步模拟证实了其在2nm技术节点上的潜力。CFET作为最紧凑的CMOS结构，为3T逻辑标准单元带来了希望。
从FinFET到nanosheet、forksheet ，再到CFET……
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