欧洲硕果仅存的eFPGA供应商
2020-07-14
14:00:23
来源: 半导体行业观察
来源：内容编译自「
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」，谢谢。
谈到eFPGA，大家可能第一印象是Archronix或者Flexlogic等美国厂商，但其实在欧洲也有一家eFPGA正在迅速发展，那就是来自法国的Menta。
据了解，Menta是半导体IP提供商。是欧洲唯一经过验证的，可将其IP嵌入到客户SoC和ASIC中的可编程逻辑提供商。这种可编程逻辑采用嵌入式FPGA IP的形式。因此，我们为客户提供了将其SoC的一小部分，让其实现低功耗FPGA的可能性，可以由他们或客户在现场进行编程。这是在算法和需求变化比SoC设计周期快得多的世界中，如果您喜欢“设计保证”。
据该公司CEO Mincent Markus介绍，当他们开始其第一版eFPGA IP定义的时候，就以“ 独立的FPGA心态”进行了设计。实际上，我们的eFPGA IP与当时在商业FPGA供应商那里所能找到的关于其核心结构的概念上没有什么区别。我们生产了这些内核的v1和v2版本，并在2011年生产了基于MRAM的FPGA内核结构，这虽然是世界第一，但仍然具有FPGA的思维方式。
这些产品为其提供了良好的市场知名度，开始敲开其的前进大门。但是，在PowerPoint演示文稿的兴奋感过去之后，Mincent Markus发现公司对前景的热情正在迅速消失，而原因正如他们最初想的那样。
Mincent Markus进一步指出，在2014年的时候，公司在日本拥有广阔的前景，因此经历了艰苦的尝试。在与他们的业务团队进行大量谈判时，他们的ASIC工程师提出了有关集成，仿真，验证，良率，最终测试等许多问题。这些都不是我们要克服的主要障碍，但是对于那些工程师来说，这意味着额外的风险，成本和集成时间。由于类似的原因，我们最终失去了该客户，此后又失去了许多其他客户。
Mincent Markus表示，当他投资Menta并决定领导该公司时，他们重新开始改变了心态。他强调，公司的客户是SoC和ASIC设计人员。为此，Menta聘请SoC和ASIC设计人员来了解他们的产品期望以及我们在采用IP方面遇到的基本障碍。
而该公司的FPGA专家与ASIC设计专家的合作催生了Menta的新一代独特eFPGA IP（我们在2015年将其称为v3），它源于ASIC IP的思维定势，并为我们的客户提供了从摇篮到生产的完整流程。不久之后，他们获得了第一位客户——美国顶级航空航天与国防公司。
到了现在，Menta销售的是2018年发布的v5 IP。相同的原则适用，但每一代的PPA都有很大的提高。
就像我说的那样，Menta eFPGA IP旨在集成到ASIC或SoC中。因此，我们的主要目标是使客户从设计到全面生产的整个过程没有任何摩擦或烦恼。
首先，我们不想给客户指定要使用的晶圆代工厂，工艺节点，接口或EDA设计流程。当然，越早做出集成eFPGA IP的决定，则可以从该集成中获得更多的收益。但是，由于我们方法的极高灵活性，Menta eFPGA IP仍可以在设计过程的后期集成。
其次，让我们在灵活性方面进行扩展。我们的eFPGA IP完全基于由代工厂，客户或第三方提供的标准单元，为此不需要单个定制单元即可使用我们的IP。即使对于位流存储，我们也使用DFF来实现极高的可移植性。而大多数其他解决方案将需要定制的SRAM位单元设计，这限制了他们对制造厂或工艺的选择。而我们不需要任何特定的库，处理步骤或金属堆栈即可让我们的用户部署我们的IP。
附带说明一下，与SRAM基本设计相比，DFF还使我们的设计在辐射上的坚固性更高，这是汽车以及空间和国防领域的重要考虑因素。
关于eFPGA IP的接口也有相同的规定，这些都在我们模块的外部。与IP的连接和通讯就像连接一个内存块一样简单。
出于相同的原因，我们已经开发了标准扫描链DfT并申请了专利，并允许我们的客户在每个阶段都在自己的EDA工具链中进行验证和仿真，就像其他数字IP一样。我们意识到，我们的eFPGA IP不得在客户的设计中引入任何良率或可靠性问题。
最后，我们的客户正在进行ASIC设计，因此，我们使IP完全“适应设计”，甚至“适应应用”。因此，它随着我们客户的需求而发展。如果需要新的AI算法，则可以对其进行编程，而不是将其刻录到硬门中。
我可以使用诸如验证，模拟，信任等要求列表进行很长一段时间。
我们可以肯定知道的一件事是，提供良好的eFPGA IP所花费的时间不能过分简化为查找表的物理密度。对于给定的RTL设计（如DSP），还有很多其他因素会影响硅面积，是否可以将内存集成在IP本身，读/写电路，测试电路等内部。从整体上看，我们的客户对小面积的硅片和他们获得的设计灵活性感到非常满意。
我们的客户不想为其客户引入任何复杂性。如果他们必须购买第三方软件来对芯片进行编程，那是必须避免的额外的用户摩擦和成本。
因此，我们很早就做出了正确的战略决策，以开发和交付eFPGA IP的完整设计环境，这是我们自己的Origami编程平台，可供所有客户使用。我们还通过集成Verific HDL解析器来确保与客户现有的RTL代码兼容。FPGA工程师只需几个小时即可掌握我们的设计流程，并轻松地将其现有RTL转移到Menta eFPGA IP。这就是我们的客户通常在致力于设计之前评估IP和设计流程的方式，并且随着越来越多的设计获胜，这一直是我们成功的基石。
那么将Menta eFPGA IP移植到给定进程需要花费多长时间？
得益于其仅使用标准单元的策略，IP的可移植性以及设计流程，我们只需1到6个月就可以将eFPGA IP部署到新的流程节点中。迄今为止，我们的IP已在4个不同代工厂的10个不同节点上交付，从180nm一直下降到6nm，并准备在5nm上工作。由于我们不需要定制单元，因此不需要通过测试芯片或芯片表征。结果，我们所有的交付都是“正确的第一次”。
我们的方法已经过合作伙伴和客户的多次审核，并且已获得GLOBALFOUNDRIES认证的32SOI和12LP认证，并且是22FDX的Celerator生态系统成员。这告诉您在质量和便携性方面我们有多认真。
当人们可以购买独立的FPGA时为何使用eFPGA IP？
对于那些需要大量可编程逻辑资源的小批量，高价值的应用，FPGA发挥了出色的作用，我们这里说的是数百万个LUT。例如，在数据中心中，独立FPGA上的AI工作负载正在大大打击GPU。
但是，在边缘和负载方面，将成本和低功耗作为首要考虑因素时，独立的FPGA并没有多大意义，进行原型设计时除外。在这些市场中，ASIC和SoC是可预见的未来的真正赢家。
但是，正如我之前说的，在算法IP迅速变化的世界中，将它们硬连接到ASIC的门中是没有意义的。否则，您的芯片可能会在上市时就胎死腹中。这是我们在AI / ML，计算存储，5G和加密（不断变化）中看到的趋势。
这就是eFPGA的亮点，您通常为快速变化的算法分配大约20％的芯片，即使您需要其他算法，也可以在生产后仍将其编程到ASIC中。的确，您的芯片会稍大一些（与硬连线的门相比），但是小“保险费”对于使您的芯片适应未来的需求是值得的。
我们还在客户中看到了另一种现象，可配置性。在使用eFPGA之前，一些客户可能会拥有数百种功能稍有不同的不同芯片。现在，借助少量的eFPGA，他们可以拥有一个裸片，由此可以生产100个不同的SKU，而没有库存风险。这对他们来说是无价的。
最后，特别是在加密技术中，eFPGA可以起到更高的安全性。如果加密被硬连接到门中，则始终可以进行逆向工程。如果仅在运行时将其加载到ASIC中（您可以使用eFPGA进行此操作），则进行逆向工程将更加困难。
总而言之，我们现在看到无数的新用例，而当我们开始这一旅程时我们并没有想到。
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