从1960年代开始，半导体行业就使用关键最小尺寸特征的横向物理尺寸（晶体管栅极长度）作为标记来表示从一代制造技术到下一代制造技术的进步。这个被称为节点号的标签已从1980年代的微米尺寸缩小到如今的个位数纳米尺寸。
但在最近的十年中，在竞争性营销的推动下，该标签已与实际最小栅极铲毒分离开来，并且可能比实际最小栅极长度小几倍，同时也无法传达该技术的其他基本特征。此外，来自不同半导体制造商的类似逻辑技术已经贴上了不同的节点标签，从而造成了进一步的混乱。
在开发中下一个节点（3 nm）的一位数纳米标签只有大约十二个原子。这给人一种错误的印象，即半导体技术将很快达到它无法克服的障碍。然而，已成定论的是，半导体产业将继续取得进步，这是因为仍有许多方法可以使半导体技术超越二维微型化，而且社会对功能更强大的电子系统的需求是无法满足的。
因此，现在是半导体行业采用新指标的时候了，该指标正确地表明了半导体制造技术的进步。通过使用这一新指标，行业，研究机构，学术研究人员，学生，资助机构和政府政策制定者可以识别和预测。
在被称为摩尔定律的自我实现的预言的推动下，半导体技术已取得了数十年的成倍发展。1965年，戈登·摩尔（Gordon Moore）观察到，随着新一代技术的发展，集成电路中晶体管的数量增加了一倍。自1971年以来，Intel 4004微处理器，晶体管的尺寸在芯片的二维平面上已经缩小了大约1000倍，并且单个2-D芯片上的晶体管数量增加了约1500万倍。而用来衡量集成密度这一惊人进步的度量标准主要是芯片上晶体管的最小物理栅极长度。此物理尺寸（也称为节点）已被用作表征半导体制造技术的标签。
当今，大批量生产中最先进的技术被称为7纳米节点，而5纳米节点预计将在一年内进入大批量生产。因此，我们将很快用完纳米来命名下一代技术。这给人一种错误的印象，即半导体技术正在达到物理极限，将不再为信息技术和电子系统的未来发展做出贡献。
的确，二维微型化最终将达到极限（原子的大小，并且可能早于此），并且有人认为二维微型化的进展已经在放缓。。同时，也确实可以（而且将）通过许多其他手段获得半导体技术的持续改进，这些手段已经被研究（3-D集成是一个突出的例子）和尚未发明的新方法。
值得注意的是，自1990年代中期以来，代表技术发展的节点号已经与用于识别技术的物理晶体管栅极长度脱钩。自2000年代以来，“等效缩放比例” 的采用进一步将技术的本质与芯片内部的物理尺寸脱钩。
最近，设计技术协同优化（DTCO）在每一代技术中都发挥了重要作用，并且基本上使节点号具有某种随意性的名称（类似于计算机的型号名称），与技术的属性无关。由于描述技术节点的标签与该节点的基本属性脱节，因此半导体行业及其研究和开发社区迫切需要一个简单合理的度量标准，以更好地表征日趋复杂和细微差别的下一代半导体技术。
改进的半导体器件密度直接转化为更高级的计算系统的收益，而先进的计算系统是推动半导体技术进步的主要动力。因此，我们建议使用以下三部分数字作为衡量未来半导体技术进步的指标：D
L
, D
M
, D
C
，其中D
L
是逻辑晶体管的密度（以＃/ mm 2为单位），
D
M
是主存储器的位密度（当前为片外DRAM密度，以＃/ mm 2为单位），D
C
是主内存和逻辑之间的连接密度（以＃/ mm 2为单位）。例如，文中发布的当今最先进的技术可以用[38M，383M，12K]来表征。作为另一个示例，多个逻辑和存储管芯的3D堆叠可以增加D
L
, D
M
, 和D
C
。
图1：历史逻辑密度 其中a、b、c分别是晶体管密度、Dram的位密度和存储器和逻辑之间的互联密度
图1显示了历史逻辑，内存和互连密度趋势。在图1（a）中，晶体管密度简单地由晶体管的数量除以管芯面积来给出。然而，也已经提出了更复杂的建议来计算晶体管密度，例如使用逻辑门密度的加权平均值（基于典型芯片设计中各种门的使用频率）。图1还显示，每平方毫米的晶体管和SRAM位的数量一直在遵循非常相似的趋势。
动态随机存取存储器（DRAM）位密度的历史趋势如图1（b）所示。多年来的平均改善率可与D
L
改善。DRAM一直是计算系统的主要内存，截至目前，它代表了D
M
系统指标的组成部分。在使用替代存储技术（例如新兴的非易失性存储器）的未来情况下，D
M
可以无缝地对应于用作主存储器的这种新存储器的位密度。（片上）逻辑和（片外）主存储器之间的互连密度可以视为逻辑到存储器连接性的代表。
图1（c）显示了与各种封装技术相关的片外互连的密度。这些密度值可以用作LMC指标的组件D
C
。但是，总的来说，D
C
不一定必须反映到片外存储器的连接性。在主存储器可以作为逻辑集成在芯片上的情况下，从系统的角度来看，逻辑和片上存储器之间的连接可能变得非常重要，并且也可以表示为D
C
。相比D
L
和 D
M
，D
C
引入新技术后，其特点是有些离散的跳跃。在过去的十年中，通过对2.5D和3D封装技术的实质性改进，该存储器在逻辑连接方面的发展获得了显着势头。
值得注意的是，D
C
是指主存储器和逻辑电路之间的互连密度，无论这种连接是通过2.5D，3-D，单片3-D集成还是将来可能开发的其他技术进行的。
系统度量标准的这三个组成部分有助于计算系统的整体速度和能源效率。图2中的历史数据显示逻辑，内存和连接性的相关增长，这表明均衡的增长。在未来的几十年中。D
L
, D
M
和D
C
这种平衡在计算机体系结构中是隐含的，并允许以最佳方式改善整体系统性能。图2（a）显示了从移动/台式处理器一直到世界上最快的超级计算机，各种复杂程度的计算系统的DRAM容量与晶体管数量的关系。我们注意到，上述逻辑到存储器的平衡在晶体管数量和主存储器容量的八个数量级变化中保持不变，最佳拟合线对数据的斜率接近1。
图2：计算系统中的资源平衡 其中图a是DRAM容量与晶体管数量的比较，图b是GPU的带宽与DRAM容量的比较。
在主存储器和逻辑之间提供足够的连接性（带宽）至关重要。否则，计算系统的速度和能源效率将受到内存访问的严重限制。在当今的计算工作负载和系统中，这种内存访问挑战已经很明显。尽管高带宽存储器（HBM）的成本相对较高，但仍被广泛采用，这表明连通性至关重要。
实际上，图2（b）中台式机GPU的历史带宽与内存容量的趋势还表明，内存容量和带宽之间的平衡增长与逻辑和内存之间的物理连接数（总线宽度）成正比。由于功率限制，时钟频率饱和，带宽的提高可能越来越依赖于逻辑和存储器之间连接的密度。根据系统设计和成本效益的折衷，逻辑和主存储器之间的物理连接密度，D
C
的变化幅度大小不同：从印刷电路板到中介层，再到芯片到晶圆以及晶圆到晶圆的直接键合，最后到将来在单片3D集成芯片堆叠中的超密集层间过孔。
这个更全面的LMC密度指标[D
L
, D
M
, D
C
]可以用来捕获半导体技术的基本技术属性，这些技术正变得越来越复杂和细致。尽管公司可能会继续使用其偏爱的标签来推销其技术，但是LMC密度度量可以用作衡量半导体制造商在其客户和其他方之间技术进步的一种通用语言，以促进清晰的沟通。此度量标准考虑了将逻辑，内存和连接集成到系统中所带来的好处。除了与历史趋势和我们对计算系统的直觉保持一致之外，LMC密度度量标准还适用于并且可扩展至未来的逻辑，存储器和封装/集成技术。
技术提供商和研究人员可以解决LMC指标的一个或多个组成部分。提供最终产品（例如特定于域的硬件加速器）的公司可以选择提及所有三个组件来描述特定的逻辑，内存和封装技术，这些特定的逻辑，内存和封装技术被封存以构建其产品的最新模型。这个三管齐下的指标以全面的方式直接将设备技术的进步与系统级的利益联系起来，同时承认各个组件之间的协同作用。
例如，具有3D封装并堆叠多个逻辑和存储管芯的半导体技术将相应地增加D
L
和D
M
,因此，与采用相同逻辑和存储技术但不具有3-D裸片堆叠功能的另一种可能的产品相比，该产品展示了这一进步。
与技术公司类似，企业，消费者和政府机构也可能发现这种对给定半导体技术状态的更全面描述是有用和方便的。最重要的是，这种LMC密度度量的使用使半导体行业摆脱了使用消失的纳米作为标签来描述半导体技术进步的困惑，这种进步对社会将在很长的时间内保持非常重要的地位。
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