台积电的先进封装技术

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台积电在30年前开始了晶圆代工业务。有远见的管理和创新工程团队开发了先进的工艺技术，并以其可信赖的量产声誉而闻名。台积电也很早就意识到建立生态系统的重要性，以补充公司自身的优势。他们的开放式创新平台（OIP）吸引了许多EDA和IP合作伙伴，他们为台积电（TSMC）的成功做出了贡献。这一切都遵循了摩尔定律（Moore's Law），目前已进行到了3nm阶段。

对于许多其他应用，摩尔定律不再具有成本效益，尤其是对于异构功能而言。超越摩尔定律的技术，如多芯片模块(MCMs)和封装系统(SiP)，已经成为集成大量的逻辑和内存，模拟，MEMS等 集成到（子系统）解决方案中的替代方案 。但是，这些方法仍是针对特定客户而言的，并且会花费大量的开发时间和成本。

为了满足市场对新型多芯片IC封装解决方案的需求，台积电与OIP合作伙伴合作开发了先进的IC封装技术，以实现摩尔定律以外的集成。

在2012年，TSMC与Xilinx一起推出了当时最大的FPGA，它由四个相同的28nm FPGA芯片并排安装在硅中介层上。他们还开发了硅通孔（TSV），通过微凸点和再分布层（RDL）将这些构件相互连接。台积电基于其构造，将该集成电路封装解决方案命名为“基片上晶圆封装”（CoWoS）。这种基于block和EDA支持的封装技术已成为高性能和高功率设计的行业标准。当今最常见的应用是将CPU / GPU / TPU与一个或多个高带宽内存（HBM）组合在一起。

台积电于2017年宣布了集成式FanOut技术（InFO）。它使用聚酰胺薄膜代替CoWoS中的硅中介层，从而降低了单位成本和封装高度，这两项都是移动应用的重要标准。台积电已经出货了数千万个用于智能手机的InFO设计。

台积电于2019年推出了集成芯片系统（SoIC）技术。使用前端（晶圆厂）设备，TSMC可以非常精确地对准，然后使用许多间距狭窄的铜焊盘进行压焊设计，以进一步减小形状系数，互连电容和功率。

图1显示CoWoS技术针对的是云，人工智能，网络，数据中心以及其他高性能和大功率计算应用程序。

InFO通常被用于对成本更加敏感且功耗较低的市场，除此之外，还有一些其他领域也可以用到 InFO 。

SoIC技术提供了用于集成到CoWoS和/或InFO设计中的多管芯模块。——参见图2。

台积电的最新创新，SoIC技术是将多个 dice堆叠到“ 3D构件”（又称为“ 3D小芯片”）中的一种非常强大的方法。如今，在垂直堆叠的芯片中，利用 S oIC 技术每mm2能够实现约10,000个互连。每平方毫米100万个互连的开发工作正在进行中。3D-IC爱好者（包括我自己）一直在寻找一种封装方法，这种方法能够实现这种细粒度的互连，进一步减少形状因素，消除带宽限制，简化模具堆的热管理，并将大型、高度并行的系统集成到集成电路封装中。顾名思义， 即“ System on IC” ，该技术可以满足这些挑战性的要求。SoIC和SoIC +令人印象深刻的功能将在此处进一步说明。台积电的EDA合作伙伴正在努力通过用户友好的设计方法来补充该技术。我希望IP合作伙伴能够尽快提供SoIC就绪的小芯片和仿真模型，以方便用户地集成到CoWoS和InFO设计中。

个人评论：20多年前，我在新思科技（Synopsys）担任联盟管理职务时，有机会为侯克夫（Cliff Hou）博士在台积电（TSMC）初始工艺设计套件（PDK）和参考设计流程方面的开拓性开发工作做出了贡献，促进从传统IDM过渡到更具有经济效益的商业模式。

借助上述封装技术，台积电（TSMC）正在率先对半导体业务进行另一项变革。CoWoS，InFO尤其是SoIC使半导体和系统供应商能够从当今较低复杂度（和较低价值）的组件级IC迁移到IC封装中非常高复杂度和高价值的系统级解决方案。这三种先进的IC封装解决方案正在加速一个重要的行业趋势：IC和系统价值创造的很大一部分正从芯片转移到封装。

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