芯片的未来：继续缩小OR改变封装？

2017-06-26 09:37:00 来源: 互联网

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来源：本文由半导体行业观察翻译自 semiengineering ，谢谢。

随着流程趋于完整，工具不断精进和在市场上获得认可，先进封装正在成为主流。

随着在单个die上集成各式各样的功能模块（部件）的成本持续上升，先进封装正迅速成为芯片制造商的主流选择。

尽管围绕这一转变已经有好几年的讨论，但实际情况是，它经历了半个多世纪才得以实现。上世纪60年代，先进封装始于IBM的倒装芯片，而在20世纪90年代，随着多芯片模组的出现，先进封装技术又得到了进一步提升，特别是在mil/aero市场。尽管如此，先进封装此前从未成为商业芯片制造商的首选，因为在硅领域，缩小特征尺寸的成本更低，针对等比例缩小的工具和IP生态系统已经很好地建立起来，并且从设计到盈利的时间（time-to-profitability）也更明确。

随着finFETs和double patterning的引入，16 / 14nm节点处的经济发生显著变化。在更新的节点上，设计和制造成本将不断增加。特征尺寸的缩小在5nm节点的过孔甚至和互连将需要新材料， 5nm或3nm节点上需要新型晶体管结构（目前来看，最可能的是全栅FET）。此外需要高数值孔径的EUV，以及新的刻蚀、沉积和检测设备。总而言之，这些步骤增加了在先进工艺流程中开发和制造芯片的成本，能够用足够的体量来对冲这剧增成本的市场机会变得越来越少。

尽管EUV技术的持续延迟迫使设计团队采用metal1和metal2的多重曝光，但上述的那些因素对于半导体行业来说并不意外。然而，行业需要时间来开发可行的替代方案，并证明和改进方案。EDA供应商正在提供设计工具和完整的流程，支持选择各种封装技术构建芯片，并且在高可见性市场（高知名度市场）中生产足够的先进封装芯片，以证明该方案是可行的，比如苹果、AMD、华为、思科、IBM和赛灵思（Xilinx）等供应商，以及3D NAND、高带宽内存（HBM）和混合内存立方体（Hybrid Memory Cube）等技术。

另外，在全球最大的IDM公司中，英特尔和三星现已提供低成本的专有桥接技术及代工服务。除了2.5D和3D封装技术之外，所有主要的OSAT都提供一个或多个版本的扇出型晶圆级封装（fan-out wafer-level packaging，fan-out WLP）技术。先进封装各个领域的增长反映了这一现状。

图 1：不同平台的先进封装营收（纵坐标单位为十亿美元）。资料来源：Yole Developpement研究机构于2017年5月发布的2017年先进封装行业报告

自动化工具的设计

先进封装市场增长的迹象之一是设计自动化工具的发展。在三大EDA供应商中，Cadence是率先提供封装工具和解决方案。早在上个世纪九十年代,Cadence就进入了这一市场，自2000年以来，它一直基于模拟芯片设计并不能简单套用等比例缩小原理的事实而从事相关的工具开发。而这一远见花了近15年的时间，终于成为市场主流，其他EDA供应商也发现了封装领域是一个值得投入研发的机会。

本月初，被西门子收购的Mentor推出了用于先进封装的流程和新工具。该公司的高级IC封装解决方案部门——Board Systems Division的产品营销经理Keith Felton说：“这个工艺现在类似于硅工艺。我们预计将推出多个设计套件。因此，您将看到两个用于fan-out晶圆级封装的套件，每个封装都有细微变化，同时还将推出堆叠die，基板上晶圆上芯片（chip on wafer on substrate，CoWoS），高引脚数倒装芯片和系统级芯片封装(system-in-package，SiP)等多种封装技术”。

Felton表示，上述设计套件将与其他工具一起使用，包括DFMtools和PCB分析和验证工具。

ANSYS总经理兼副总裁John Lee表示：“这些都是基于物理的仿真。这不仅仅是关于半导体的问题，还是热分析和机械模拟。以台积电的InFO技术硅片的晶圆级封装为例，由于明显的物理效应，需要进行同步热学分析。这可能发生在7nm、10nm、16nm甚至更早的工艺节点。但散发热量的元件将影响系统的可靠性。所以如果你考虑的是电迁移而不是热效应，那你的分析可能会偏悲观；然而如果所以，如果你谈论的是电迁移而不是热量，那么你可能对世界有一个悲观的看法。如果你的观点不是悲观的，那将会很危险的”。

Synopsys公司董事长兼联合首席执行官Aart de Geus表示，真正的关键在于将整个系统可视化，并构建跨封装方案的组件和工具。“因此，在IP解决方案上，你必须对其进行描述使之在任何情况下都有效。整体仿真是对由各种形式的多个芯片组成的系统进行仿真，当然也包括软件仿真。对设计人员来说，建立模型和原型的能力至关重要。包括针对数字和混合信号相关的设计”。

de Geus指出，它（代指上面的系统可视化？跨封装方案的组件和工具？整体仿真？还是建立模型？我没找到相关资料，前后文又联系不起来，没法准确翻译）该解决方案还包括硬件模拟（emulation）和软件原型，“不管是在封装内部还是在7nm SoC上，你需要能够在这些虚拟的硬件上运行软件”。

但这些应用于先进封装的工具，在预测的准确性上都还有很长一段路需要继续探索。

“EDA设计工具将给半导体行业带来巨大影响，”TechSearch International总裁Jan Vardaman表示：“如果没有设计工具，很多事情都无法完成，未来工具应用将更加广泛。在一个设计中，只要划分允许，你想尽可能多地使用成熟工艺，为此，我们迫切需要设计工具。”

封装策略

“随着产品一代代演进，我们的第一代方法逐渐成为常态，”ASE的高级工程总监Ou Li如是说，“随着先进产品的发展，我们可以把所学到的东西用于其他产品，希望利用学习曲线、机器学习及产能，我们能够容纳其余的这些产品。因此，最先进的产品得到了产量和业务规模的支持。对于规模更小、更分散的市场来说，这些情况可能不会出现。但是对于产品需求来说则正好相反，这是因为我们已经从其他产品中认识到了这一点。”

尽管如此，市场分化仍然有影响。随着由软件所定义的设计越来越多（而不是利用通用硬件平台将差异化编码到软件中），每个设计都变得与众不同，并且终端客户的要求也更为严格。

“每个不同类别的产品都面临不同的挑战，”李说，“但对于系统级芯片封装SiP来说，我们必须严格满足客户需求。这是所有先进封装的趋势。

下一步是开始构建平台，以便更快速地交换系统组件，并利用封装增加所谓的“大规模定制（Mass Customization，MC）”方法。

STATS ChipPAC的全球产品营销副总裁Scott Sikorski表示：“真正的机会是将所有功能集成到一个平台上。这将推动下一个阶段的增长。eWLB（嵌入式晶圆级球栅阵列）这种扇出型封装可用于构建那些已经以不同方式构建的芯片。”

企业采用这种封装方案的速度还有待观察。在过去的18个月里，人们对于fan-out的需求一直很高，但开发这类设备的能力有限。不过，最近这一情况发生了变化，因为封测代工厂OSAT提升了他们的产能。

Sikorski说：“现在更多OSAT企业具有了开发大量设备的能力，不久将有更多设备投入市场。”Sikorski指出，封装作为一个集成平台也开始受到关注。“由于你已经拥有所有的基础模块，因此集成平台是一种非常低成本的方法。最初，我们认为这将是一种PoP（Package on Package）封装形式，在芯片周围存在一个通孔结构。但是当时我们认为，供应链还没有准备好。”

学习曲线

过去几年的一大进步来自于在各种市场上使用先进封装的经验。

“做封装、测试和DFT的人现在成为了摇滚明星，”eSilicon营销副总裁Mike Gianfagna说：“甚至封装的复杂性也在增长。使用2.5D封装技术，必须考虑硅衬底、热量和机械应力以及更多的分析。因此，封装和DFT团队进入开发过程的时间更早一起，DFT甚至可以影响整个时间表。”

我们的目标是在设计过程中增加更多的可预测性，而这需要时间。不过，企业高管和分析师认为可预测性正在改善。

“这仍然不是常规的，因为任何新技术或技术节点都有学习曲线，”Gianfagna如是说，“几乎在每一块芯片上，我们都在首次尝试某些新技术。但是，在识别问题，了解芯片、内存、高性能I/O和基板之间的相互作用等方面，我们正在争取做得更好。”

Cadence的engineering group director Brandon Wang说，所有主要的网络公司现在都在采用2.5D设计。“明年将会推出新产品，”Wang说。“你将在其他芯片封装中看到更多的传感器，特别是MEMS芯片。尽管如此，这些设计的性质是截然不同的。直到最近，许多设计（设计被分割这种表述合理吗？）都被分割得很细，因此很难为它们创造出一套方法。但设计的方向是确定的，由于传感器价格低廉，因此它们将成为更标准的设计单元。这更像是一种平台化的方法，利用该方法你可以很快地获得所需要的东西。”

要实现这一点，需要多个die的协同设计，其中传感器参数与其余电子元件需同时进行调整。

“传感器将无处不在，必须对它们进行协同优化，”Wang说，“传感器将变得更加以电气为中心。电子设计师仍然专注于终端设备的产量，而平台将使他们能够专注于电气性能并与传感器平台沟通。每个系统都将拥有传感器，但你可以设计一个针对特定情况进行优化的传感器集线器（sensor hub）。这样，如果你将5个传感器集成为一个传感器集线器，其价格不是单个传感器的5倍，也许只有1.3倍。而且，它是一个标准的传感器或传感器集线器，所以你知道它的工作方式。”

对平台上的关注是这一战略的关键。这样可以更容易地将异构性添加到具有更强可预测性结果的设计中。但平台也可以大大降低设计成本，因为它们具有经济上的规模效应，从而更具有竞争力。

ARM市场开发高级总监Bill Neifert表示：“客户正在寻求更多来自我们的指导和设计建议。去年我们提出了设计指导，但不仅仅是关于处理器的，还关乎性能和功耗。我们还有一个预先构建的软件平台来帮助他们克服传统的障碍。”

其中一个问题是，不再有一个最优方法来完成某些工作。过去，工艺是由工艺过程的节点来度量的，对异构性的强调大幅度增加了可能的选择数目。并非所有功能都必须集成到单个die中，即使在同一工艺节点上，许多时候从一个代工厂到下一个代工厂，IP都会发生显著变化。

“现在我们正在与主要合作伙伴一起参与到设计的各个方面。”Neifert说：“甚至包括早期RTL电路的设计，尽管更典型的情况是，RTL电路设计是在IP级而非子系统级上完成的。现在它包括从安全要求到安保的一切相关环节。我们试图找出其中的薄弱环节，这样，当我们把所有环节集成到一起之后，就没有潜在问题了。”

上述情形仅仅是一个开始。EDA设计工具和流程的推出将在这些设备（前面几段没有设备相关的内容，指代不明，译成芯片？半导体设备？）中增加一个全新的控制级别。

“你将看到拥有更高精度、更小特征尺寸（的芯片），并且我们将开始以3D方式进行设计。”Mentor的Felton说：“你将能够为基板‘假设’情况构建蓝图，拥有包含热验证的芯片级模型。”

（学习曲线的）目标是对不同的封装方案进行早期分析，这对选择基板、封装类型、IP以及芯片内部和芯片间的互连方式显得尤其重要。

“用户类型是各不相同的，” Felton说，“有的IC设计师和架构师提出诸如堆叠die或PoP封装类型，并将它们交给另一个团队进行封装设计。这需要专门的解决方案和流程。使之从机械实现迁移到EDA设计工具上。”

结论

摩尔定律历经52年，单个die上的芯片设计和制造已经可以非常容易地预测到了。整个生态系统也都已经到位，它就像一台精密调谐的机器。先进封装需要时间才能达到同等水平的可预测性，但是现在有了足够多的系统解决方案，而且有很多成功的封装案例，先进封装不再是一种巨大的赌博。随着更多工具和可预测性被创造出来，它们的价格也将继续下降，从而进一步支持fan-out和2.5D技术的实现。

大多数业内人士认为，少数几家公司将继续在最先进节点上缩减逻辑（尺寸），但越来越多的公司在将围绕该逻辑的封装中加入更多元素。未来是异构的，最简单的方法将是在一个封装中（而非在单个die上）将这些元素集成起来。

原文链接：https://semiengineering.com/shrink-or-package/

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