​异构整合成芯片行业下一个新战场

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半导体芯片整合一直以来都是半导体后段封装厂着重努力发展的重点之一，但是，先前因为受限于异构芯片整合(Heterogeneous Integration)的制程存在着不小的差异，两者整合起来的良率也偏低，再加上过去封装厂多半采取分工模式，以致制程多集中于同构芯片整合为主，例如逻辑元件的射频、基带、网通等芯片的整合； 简单来说，半导体封装厂在同质晶片整合的布局，可以说是相当成熟。

不过，随着晶圆代工产业逐渐迈向高阶制程，且制程越来越精密，尤其进入7纳米之后，能够整合的项目就比以往更加多元，包括了记忆体、图像传感器器、电源管理和微机电元件等等在内。 但是，一旦整合的项目增加，相关制程的复杂度与难度也就随之大幅提升，不过，为了满足系统厂的相关要求，提供异构芯片整合制程的整体解决方案，确实还是成为整个半导体产业未来的发展趋势，而综观现在所有一线的半导体业者，包括： 台积电、三星、英特尔在内，都致力于异构芯片整合制程的发展。

中国台湾工研院产业科技国际策略发展所研究总监杨瑞临就明确指出，为了因应５Ｇ手机对芯片更加轻薄短小的要求，异构芯片整合制程的需求将会大幅提升，未来也将成为半导体相关业者的下一个战场。

他也进一步解释，所谓异构芯片整合制程，就是将各种不同小芯片(Chiplet)包括了记忆体及逻辑晶片等，透过先进封装制程紧密集合在一起。 随着先进制程的不断发展，原先传统的２Ｄ封装已经无法达到相关的需求，于是芯片厂商逐渐转向3D IC，如WoW(Wafer-on-Wafer)、甚至CoW(Chip-on-Wafer)等的技术研发，而这种新型态的３Ｄ堆叠芯片制程技术就替异构芯片整合带来了更多发展的想像空间。

若是从目前厂商的布局来看，从专门委外的封测代工厂(OSAT)到晶圆代工厂，针对布局异质整合封装技术，确实都是磨刀霍霍，封测厂主要布局SiP on Substrate、低密度扇出型晶圆级封装(FOWLP)以及高密度晶圆级封装等，同时，也有封测厂布局2.5D IC； 而晶圆代工厂则是主要布局高密度晶圆级封装、2.5D Interposer和3D IC等等。

确实，为达到使芯片变得更加轻薄短小，半导体产业未来也将会面临更多需要系统单芯片整合的挑战，同时，也会衍生出系统封装(System in Package)的相关商机，在异构芯片整合制程需求大幅增加的前提之下，先进制程的封装技术也就更为重要。

过去只将目光专注在晶圆代工业务的台积电，2009年起，开始跨入封装领域，结合先进制程的晶圆代工，以提供客户从前段晶圆代工到后段封测的一条龙统包服务。 目前台积电已经量产的两大封装技术分别是InFO(整合扇出型封装)及CoWoS(基板上晶圆上芯片封装)。

深入来看，InFO封装技术其实就是FOWLP(Fan-Out Wafer level Package)，该技术是由德国英飞凌(Infineon)于2008年所提出的扇出型晶圆级封装，主要特色就是不需要再用到ＩＣ基板，因此，可以大幅降低芯片的厚度，但当初因为制程良率始终无法提升的问题，导致当时的FOWLP技术在被提出之后，并未获得相关半导体厂商的大量采用。 直到台积电以FOWLP技术为基础加以改良，并于2015年提出整合扇出型封装(Integrated Fan-out, InFO)技术，将16纳米的逻辑SoC芯片和DRAM芯片做整合，由于该技术可达到功耗较低的效果，同时又能强调散热，并且可以符合体积小、高频宽的应用，因此特别适合用在智能手机、平板电脑和物联网芯片之上，而台积电也于2016年起正式量产。

回过头来看，台积电近几年来已成功量产2.5D先进封装制程，提供客户一系列整合扇出型(InFO)晶圆级封装技术，并针对高效能运算(HPC)芯片提供(CoWoS)封装制程，可说是宣告着半导体业已经进入下一个全新世代。

另外，根据台积电的初步估计，未来随着先进制程的占比持续扩大，其先进制程封装的占比也就会跟着大幅提升，乐观预估，未来光是先进制程封装部分的单季营收有望突破一亿美元大关。 据半导体业界指出，基带处理芯片需搭配动态随机存取记忆体(DRAM)的裸片，并透过台积电InFO封装技术更能达到应有的效能，而在基带处理芯片与DRAM的讯息传输的ＩＰ，也是该解决方案当中不容忽视的商机。

据市场传言，目前各大逻辑片厂皆积极地往更高阶芯片的研发迈进。

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