台积电5nm深度解读

在我看来，IEDM是有关最新半导体工艺信息的首映会议。 这是我选择了台积电5nm论文作为出席会议的关键原因。

IEDM是我参加的组织性最好的会议之一，一旦您拿起徽章，就会收到所有会议文件的U盘（与其他没有会议记录的会议不同）。 在观看演讲之前先获得论文非常有用，我通常先审阅一篇论文，再观看演讲，然后再进行审阅。 在演讲之前，我迅速预览了台积电的论文，不得不说我对论文中缺乏实际数据感到非常失望，因为没有节距，而且大多数结果图都以标准化单位表示。 在2017年IEDM会议上，英特尔 和GLOBALFOUNDRIES（GF）分别展示了其10nm（相当于代工厂的7nm）和7nm的工艺，两家公司均以实际单位提供了关键的节距和电性结果。 点这里您可以看到我以前的 文章 。

在周一的新闻午餐会上，许多IEDM的会议主席都可以使用，我向他们询问了这篇论文，以及他们是否曾经要求公司提供更多数据，还是因为缺乏足够的细节而拒绝了一篇论文。 我得到的答案是肯定的，实际上他们今年由于缺乏数据而拒绝了另一家领先逻辑公司的平台文件，并表示他们在辩论是否让台积电文件进入。 对于组织者来说，这是一个困难的境地，一种吸引与会者的标题论文，但与此同时，会议必须保持质量标准。

在本文的余下部分，我将讨论台积电披露的内容，然后根据我自己的调查尝试填写他们未披露的一些细节。 我已经阅读了该论文，看到了所提交的论文，并在演示结束时向演示者提出了一个问题，并与众多行业专家讨论了此过程。

台积电文件和演示文稿的主要要点是：

• 行业领先的5nm工艺。

• 完整的EUV层，> 10个EUV层替换了> 3个193i，从而减少了掩模数量，从而改善了周期时间和良率。 论文对每个EUV层说> 4个193i，但在演示中，演示者说> 3个。

• 高迁移率沟道FET。

• 021µm2高密度SRAM。

• 逻辑密度提高约1.84倍，SRAM密度提高约1.35倍，模拟密度提高约1.3倍。

• 扩散时的栅极接触，独特的扩散终止，基于EUV的逻辑和SRAM栅极图案。

• 约15％的速度增益或30％的功率降低。

• 低电阻和电容与增强的势垒线和蚀刻停止层（ESL）互连，并带有铜回流间隙填充。 后端（BEOL）还具有用于模拟用途的高电阻电阻器和超高密度金属-绝缘体-金属（MIM）电容器

• 5和1.2伏特I / O晶体管。

• 真正的多阈值电压处理，支持超过250mv范围的7个阈值电压，并且极低的Vt晶体管比上一代产品快25％。 大概一次只能使用大约4Vts。

• 通过资质。

• 带有256Mb SRAM和CPU / GPU / SOC块以及D 0提前完成的高良率测试芯片，其良品率上升速度比任何以前的工艺都要快。 512Mb SRAM具有〜80％的平均良率和> 90％的峰值良率。

• 与1现在风险生产ST一半2020计划大批量的生产。

  
  

在7nm节点，三星和台积电的工艺密度相似。 从7nm移到5nm，三星已经公开了1.33倍的密度改进，而台积电已经公开了〜1.84倍的密度改进。 显然，台积电的工艺密度将比三星高得多，英特尔的7纳米工艺（相当于5纳米代工工艺）要等到2021年才会到期，台积电的工艺密度将在2020年保持领先。

除了SRAM单元的大小为0.021µm2以外，TSMC没有提供任何细节。 SRAM密度对于SOC设计通常很重要，在SOC设计中，SRAM通常占器件面积的一半以上。

使用标准单元创建逻辑设计。 标准单元的高度是金属2节距（M2P）乘以单元轨高度（TH），而宽度是由接触多晶硅节距（CPP），电池类型以及工艺是否支持单扩散或双扩散来定义的。 对于TSMC 7FF工艺，M2P为40nm，TH为6。 尽管在标准单元中看到的是57nm，但CPP被指定为54nm，但是由于TSMC声明了其密度的提高，我们将54nm作为起点，该工艺支持双扩散中断（DDB）。 通过我们之前讨论过的Intel密度度量标准来运行这些尺寸，可产生1.0185亿个晶体管/ mm2。

我听说台积电将在5nm处使用非常激进的28nm M2P，我也相信他们将继续使用6轨单元。 一个5轨电池需要Buried Power Rails（BPR），而TSMC并未透露这是该过程的一部分，我还认为现在看到BPR尚为时过早。 我还希望该工艺能够支持Single Diffusion Break（SDB），并在台积电7nm工艺的7FFP版本中添加了SDB，我相信他们会保持这种状态。 最终结果是密度提高了1.84，CPP在49至50nm之间。 如果我假设为50nm，我得到185.46 MTx / mm2的密度提高了1.82x。

图1展示了7FF与5FF的工艺比较。

图1.台积电5nm工艺密度图

如我之前所述，本文提到了单个EUV层替代了> 4个ArFi，尽管演示文稿将此层修改为> 3个ArFi。 本文和演示文稿均报告了使用10层EUV层的5纳米工艺，这意味着将取代30层以上的浸没层。 如果5FF是通过多图案而不是EUV进行的，则这可能与所需的浸没层数有关。

在这篇文章中，展示了具有标准化单位的掩模层图，其中16FFC为1.00、10FF〜1.30、7FF〜1.44和5FF〜1.30。 我相信台积电的7FF工艺是78片掩模，而5FF是70掩模。 当我将遮罩估计值用于16FFC，10FF，7FF和5FF时，再重新画图，与论文中图像几乎一致。

我还相信，台积电的7FFP工艺有约5个EUV掩模，而5FF会有约15个EUV掩模。

另一个有趣的EUV评论，我听说三星对其关键层的EUV工艺使用了非常高的曝光剂量，而且我听说台积电（TSMC）的EUV剂量要低得多，台积电（TSMC）的吞吐量是三星的2倍以上。 因此三星无法通过其EUV工具获得足够的晶圆吞吐量。 在另一个会议上，我看到了IBM的演讲，他们讨论了与三星一起开发5nm工艺的问题。 他们说，他们提高了EUV曝光剂量，直到获得良好的产量，然后将工艺转移给三星，以为三星将致力于降低剂量。 听起来好像在降低EUV剂量之前，该工艺可能已经匆匆投入生产。

我一直期待着高迁移率通道有一段时间了，它将在pFET的5nm处引入硅锗（SiGe）高迁移率通道（HMC）。

当我拿到TSMC论文并通读时，他们谈论了HMC的复数形式，甚至有一个说HMC并显示nFET和pFET结果的图，他们进一步显示了没有界面缓冲层的硅上的HBC。 在我看来，唯一符合此要求的答案是，台积电是否已为nFET和pFET器件都实现了锗通道，但我认为这还没有准备好。 如果真是这样，这将类似于英特尔推出45nm的High K Metal Gates（HKMG）或22nm的FinFETs。

在台积电（TSMC）演讲之后，我问主持人nFET和pFET器件都是HHC还是nFET或pFET。 演示者回答说，只有一种类型的设备具有HMC，尽管他不愿透露哪种。 我相信几乎可以肯定，pFET是预期的SiGe通道。

总结台积电已经开发出一种高密度5nm工艺，该工艺将在2020年提供业界最高的工艺密度，并使台积电成为逻辑工艺技术的当前领导者。

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