[原创] 群雄竞逐3D封装
2019-09-11
14:00:03
来源: 半导体行业观察
在逐步进入后摩尔定律时代的过程中，要延续摩尔定律的寿命，唯有解开后端“封装”技术的瓶颈，所以近几年晶圆代工大厂的发展重心，已逐渐从过去追求更先进纳米制程，转向封装技术的创新。诸如三星、台积电、英特尔等晶圆代工巨头纷纷跨足封装领域，3D封装技术无疑开始成为巨头角逐的重要战场。
为什么需要2.5D/3D封装？
大多数集成电路制造商的商业现实是，即使资本支出在增加，节点迁移和晶圆尺寸的变化也在放缓。为了保持电路小尺寸、低成本和高性能优势，制造商在工艺上采用更新的芯片封装，如2.5-D集成电路和3-D集成电路。与传统的封装相比，这些先进的封装技术(其中许多仍处于起步阶段)有望提供更高的芯片连接性和更低的功耗。
鉴于这些优势，先进封装技术的应用似乎不可避免。根据Mordor intelligence的统计，先进封装市场在2018年的估值为33.581亿美元，预计到2024年将达到6937.73亿美元，在预测期间(2019-2024)的CAGR为10.66%。随着对人工智能(AI)需求的增长，对半导体的需求将会大幅增加。
新兴的2.5DIC和3.0DIC技术有望扩展倒装芯片和晶圆级功能，通过使用插入器和TSV技术，可以将多个芯片垂直堆叠在一起。TSV叠加技术允许在不增加芯片尺寸的情况下，将更多的功能封装到芯片中，并且插入层（其实质上执行路由功能）用于缩短通过集成电路的关键电路径，从而产生更快的输入和输出。根据估计，使用先进封装技术封装的应用处理器和存储器芯片将面积减少约30％或40％，比使用旧技术封装的芯片快两到三倍，可节省高达40％或更多的功耗。当然，对2.5DIC和3.0DIC技术的需求取决于一系列因素，包括低端智能手机，平板电脑，可穿戴设备和其他相关消费品的蓬勃发展市场，以及多个半导体公司的生态系统 （不仅仅是几个大公司）致力于升级到更新的封装技术。
不过在制定任何战略或工艺变革之前，半导体厂商必须考虑到先进封装市场的发展方向。这种工艺。对于IC制造商和代工厂而言，终端封装是半导体制造工艺中最小和利润最低的部分。整个封装过程产生了一系列前端，中端和后端活动，这些活动是在集成电路设计之后但在芯片测试开始之前进行的。从头到尾的关键封装活动包括钻孔（蚀刻，光刻和绝缘），绝填充绝缘孔以实现连接性，研磨晶片表面以露出铜柱（也称为透镜），使柱子碰撞软化表面，芯片堆叠和芯片测试。IC制造商倾向于在此过程中管理许多前端活动，但大多数中期和后端活动都是由专门从事外封装配和测试（OSAT）的代工厂完成的。与IDM市场相比，OSAT市场更加分散；领导该细分市场的四家公司的总销售额仅占整个OSAT市场的45％。OSAT玩家的利润率较低（OSAT约为20％，而IDM为40％），材料和劳动力成本较高，而且主要是在提高运营效率而非创新。
但这里面机会与风险是并存的，现在市场上仍存在很多关于2.5DIC和3.0DIC技术的不确定性。例如，何时以及如何采用这些新的封装配置，谁将在市场中占据主导地位，以及中国将扮演的角色。作为早期采用者，存在很大的风险和投资（时间和金钱），例如，第一批推动者需要帮助将多种技术标准降低到少数，并且需要重新考虑他们在制造业价值链中的角色。所有半导体行业的公司（例如，内存供应商，逻辑制造商，代工厂和封装分包商）必须探索战略联盟和合作伙伴关系，以确保开发出可行的先进封装生态系统。对于IC制造商，代工厂和其他公司来说，还有可能在定价和数量方面赢得竞争对手。因此，半导体企业在高级封装方面面临着至关重要的决策，他们的目标是成为先行者还是快速追随者决定了这些选择的复杂程度。
这是什么？
在半导体开发的最后阶段，一小块材料（硅晶片，逻辑和存储器）被包裹在支撑壳中，以防止物理损坏和腐蚀，并允许芯片连接到电路板。典型的封装配置包括20世纪80年代的无引线芯片载体和pin-gri阵列，2000年代的系统级封装和封装叠层设置，以及最近的二维集成电路技术，如晶圆级别，倒装芯片和硅通孔封装。如图2所示。
图2：集成电路封装自20世纪70年代以来一直在发展
2.5DIC和3.0DIC技术的复杂性以及生产它们的IC制造商和OSAT代工厂的经济性意味着IDM和代工厂仍然需要处理前端工作，而OSAT仍然最适合处理后端流程，例如通过显示，碰撞，堆叠和测试。后者的活动依赖于内插器制造，这是一种对技术要求低且成本敏感型的工艺。但是，正如图3所示，中间正出现一个灰色地带，在早期采用2.5DIC和3.0DIC技术阶段，IC制造商可能需要重新考虑他们在这个生产阶段的作用，探索在承担更高的工艺和实施成本以及获得更好的性能和竞争力之间的权衡。
事实上，市场很可能不会整体波动。不同的部门可能会根据投资的相对效益和竞争水平进行转型。生产高端应用处理器、高端图像传感器、企业内存设备、图形处理单元和中央处理单元的IDM和代工厂可能是最先采取行动的企业之一。一些领先的图形处理单元和高端内存产品已经处于早期采用阶段。但是那些在低端产品的集成电路，如低端到中端手机的基带，可能会在后期过渡。
早期采用者可能包括如英特尔、三星、和台湾半导体制造等公司，那些具有足够的规模来提高体积，降低成本，减少风险足够，以便其他人也会效仿的公司。随后，快速跟随者可能会发现更容易进行转换，但也可能仅限于与先行者合作，作为他们从先进的打包技术中获取成本和性能优势的唯一方法。对于他们来说，一些OSAT代工厂也准备通过与更大的代工厂合作，为无晶圆厂的玩家提供2.5DIC和3.0DIC技术。例如，Amkor Technology的客户群包括全球大多数主要的无晶圆厂制造商，该公司一直在与Xilinx就TSV技术相关的资格进行密切合作。
晶圆厂的你追我赶
说到晶圆厂的封装布局领先者当属台积电，早在2008年底台积电成立导线与封装技术整合部门，正式进军封装领域。台积电的3D封装工艺主要分为前段3D封装和后段3D封装，通过后段3D封装是获得了一个可以直接使用的芯片，而使用前道封装则只是获得了一个异构芯片，还需要我们进行封装才能获得可用的芯片。
SoIC：
2018年4月的美国加州圣塔克拉拉第二十四届年度技术研讨会上，台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术。SoIC属于台积电的前段3D封装工艺。
根据台积电在第二十四届年度技术研讨会中的说明，SoIC是一种创新的多芯片堆叠技术，是一种晶圆对晶圆的键合技术，SoIC是基于台积电的CoWoS(Chip on wafer on Substrate)与多晶圆堆叠(WoW)封装技术开发的新一代创新封装技术，可以让台积电具备直接为客户生产3D IC的能力。
WoW：
Wafer-on-Wafer (WoW，堆叠晶圆)，就像是3D NAND闪存多层堆叠一样，将两层Die以镜像方式垂直堆叠起来，有望用于生产显卡GPU，创造出晶体管规模更大的GPU。
台积电的前段封装技术，如2.5Ｄ的高端封装技术 CoWoS，以及经济型的扇出型晶圆InFO都非常成功，此外，台积电还推出了另类的InFO工艺SoW（System on Wafer），台积电方面表示，这两个封装技术将会在公司的先进封装布局中扮演重要角色。而今年4月，台积电宣布完成全球首颗3D IC封装，预计将于2021年量产。
英特尔虽然在10 nm工艺技术上延迟4年，导致全球芯片制造的龙头宝座拱手让给台积电，但从2019年开始，英特尔展开绝地大反攻。9月初，在上海ICChina上，英特尔制程&封装部门技术营销总监Jason Gorss表示：“多年来业界并没有在先进封装上投入太多精力，但近年来情况发生了变化。先进封装已成为各公司打造差异化优势的一个重要领域，以及一个能够提升性能、提高功率、缩小外形尺寸和提高带宽的机会。”
今年年初，英特尔提出的Foveros 3D立体芯片封装技术，对上台积电的 SoIC 技术，Foveros 3D封装技术带来了3D堆叠的显著优势，可实现逻辑对逻辑（logic-on-logic）的集成，为芯片设计提供极大的灵活性。为了在封装技术全面大反攻，英特尔也大力借助“小芯片”（chiplet）概念，让存储和运算芯片能以不同组合堆叠，Foveros这项3D封装技术可以将产品分解成更小的“小芯片”。
其首款产品为Lakefield，也是英特尔首款使用3D封装技术的异质整合处理器。Lakefield处理器能在单一芯片中将多个小芯片以及其他多个运算单元打包在一起，靠的就是Foveros 3D封装技术。
在今年7月，
英特尔又推出了一系列全新封装基础工具
，包括将EMIB和Foveros技术相结合的创新应用（Co-EMIB），全方位互连（ODI）技术，和全新裸片间接口（MDIO）技术。英特尔推出的Co-EMIB技术可以理解为EMIB和Foveros两项技术的结合，在水平同物理层互连和垂直互连同时，实现Foveros 3D堆叠之间的水平互连。Co-EMIB技术能够做到不管是2D水平互连还是3D堆叠互连，单片与单片之间都可以实现近乎于SoC级高度整合的低功耗、高带宽、高性能表现，为芯片封装带来绝佳的灵活性。
英特尔先进封装技术的优势是可以实现垂直以及横向的同时互连，并且允许将不同的逻辑计算单元整合在一个系统级封装里。在异构和以数据为中心的时代，数据量越来越庞大，可以看出，在制程和封装领域，英特尔正以跨晶体管、封装和芯片设计的协同优化快速革新。
追溯三星晶圆代工的历史可以发现，2017年，三星将晶圆代工列为了独立业务部门，至此，三星也开始展露了在晶圆代工上的野心。2018年初，在韩国首尔举办的三星晶圆代工论坛上，三星公布了其封测领域的路线图，就2.5D/3D封装上来说，三星已经可以提供I-Cube 2.5D封装，2019年则会推出3D SiP系统级封装。
随着台积电、三星与Intel积极推出3D封装，也将引领代工封测厂一并跟进。
封测厂的积极布局
近年来，中国集成电路产业的高度景气使得国内封测业规模不断扩大，长电科技、华天科技、通富微电被称为国内“封测三剑客”，三家公司在先进封装方面均有所布局。
华天科技此前已在国内形成了天水、西安、昆山三大产业基地，其中昆山基地则侧重于面向3D封装的Bumping与TSV技术，华天昆山是最早能够提供量产CIS TSV封装代加工服务的公司之一，是少数能够同时实现8、12寸Bumping、TSV量产封装的公司之一。
在TSV先进封装方面，华天昆山自2008年6月成立以来，便聚焦于包括TSV在内的先进封装业务。公司在2009年7月实现了TSV首样，2010年4月TSV产品便实现量产；2012年被评为“江苏省TSV硅通孔3D封装工程技术研究中心”；2013年11月，项目“TSV硅通孔技术在影像传感芯片封装的研发与产业化”被科技部评为“重大科技成果转化项目”。2018年11月高可靠性车用晶圆级先进封装生产线项目签约仪式在昆山开发区成功举行，至此华天科技在昆山布局了三条技术领先的高端封测量产产线。
通富微电专业从事集成电路封装测试，是中国集成电路封装测试领军企业。通富微电拥有Bumping、WLCSP、FC、BGA、SiP等先进封测技术，QFN、QFP、SO等传统封测技术以及汽车电子产品、MEMS等封测技术；以及圆片测试、系统测试等测试技术。公司在国内封测企业中率先实现12英寸28纳米手机处理器芯片后工序全制程大规模生产，包括Bumping、CP、FC、FT、SLT等。公司的产品和技术广泛应用于高端处理器芯片（CPU 、GPU）、存储器、信息终端、物联网、功率模块、汽车电子等面向智能化时代的云、管、端领域。全球前十大半导体制造商有一半以上是公司的客户。
2016年，长电科技跻身于全球前三大封测厂，长电科技具有广泛的技术积累和产品解决方案，包括有自主知识产权的Fan-out eWLB、WLCSP、Bump、PoP、fcBGA、SiP、PA等封装技术。
在先进封装技术方面，长电科技具备完整的3D TSV封装技术开发与量产能力，WLCSP产品出货量已超过360亿颗，FOWLP产品出货量已超过17亿颗。公司持续加强先进封装测试技术的领先优势，并通过实施各种先进研发项目来实现产品组合的多元化，例如，用于5G/毫米波，网络，存储，高性能计算(HPC)，MEMS/传感器和汽车应用等的项目包括采用超出7nm先进硅节点技术的高端倒装产品，先进的射频和功率产品，及高度集成的3D SiP模块开发。
日月光是2.5D / 3D封装技术的先驱之一，并成功推出了世界上第一个配备高带宽存储器（HBM）的2.5D IC封装的批量生产。为了延续这项技术创新的发展势头，日月光正在推出用于芯片堆叠和多芯片解决方案的高密度扇出技术，以在整个市场环境中实现高带宽和高性能。
对先行者和快速追随者的影响
成为2.5DIC和3.0DIC封装技术的先行者意味着什么？早期采用者需要在生态系统中进行大量投资，例如，雇用新工程师，或花费时间和金钱建立合作关系。他们还需要找到性价比高的方法来升级他们的设备，以处理更新的基于TSV的技术和流程。在某些情况下，可以扩展现有的2.0DIC机器以满足更新的容量要求。但IC制造商和代工厂可能还需要购买和安装新设备，例如TSV蚀刻或铜填充。
先行者还需要塑造行业关于封装标准的讨论。例如，目前还没有用于集成电路的临时键合和剥离的标准方法；不同的工厂使用激光，加热或机械工艺来做同样的工作，从而错过了不仅节省成本而且最小化质量问题的机会。先行者应考虑与先进封装行业的其他参与者合作，以建立通用的工艺流程，设备规格，逻辑到内存接口等等。目前若干此类伙伴关系和举措正在开展中。半导体行业协会JEDEC固态技术协会（前联合电子设备工程委员会）多年来一直致力于制定标准在IC制造中使用3.0DIC封装技术。此外，GLOBALFOUNDRIES还建立了Advanced Assembly Solutions，以加速半导体连接，组装和封装技术的创新。联盟成员包括在装配和测试领域的Amkor Technology，ASE Group和STATS ChipPAC。
基于此，快速跟随者可以在先行者的带领下降低风险并将投资最小化。然而，随着2.5DIC和3.0DIC技术的发展，快速的追随者很可能希望重新加入到竞争中。他们将需要密切关注先行者的活动，参与标准化的讨论，保持与客户的沟通渠道畅通，以衡量他们对先进封装的需求。他们可能还想追踪潜在的并购伙伴，例如TSV设备制造商。
OSAT玩家，IDM，代工厂和半导体市场中的其他人之间的合作对于构建可靠的高级封装生态系统至关重要。第二来源的封装服务提供商以及内存供应商，逻辑IDM，代工厂和分包商之间的战略联盟，这将是一个重要因素，使公司能够优化其先进封装技术的回报，并确保持续创新。
结语
总体来看，3D封装技术迟早有上马的一天，只是时间的问题。根据麦肯锡的见解，首先是缓慢而稳定的过渡半导体公司将逐步从倒装芯片和2.0DIC技术转向将2.5DIC和3.0DIC技术整合到芯片中；到2022年3.0DIC技术将占先进封装市场的20％至30％，但只有少数大型企业采用这些技术，实施成本仍然比2.0DIC成本高出50％。其次是行业的右转，到2022年，2.5DIC和3.0DIC技术将占先进封装市场的50％以上。
未来多个行业参与者将采用3.0DIC技术并合作加强先进的封装生态系统。实施成本仅比2.0DIC高出20％至30％。鉴于生产成本没有足够快地下降，并且包含2.5DIC和3.0DIC芯片（例如可穿戴设备）的设备的潜在终端市场已蓄势待发，但发展缓慢，因此更有可能实现缓慢而稳定的转变。
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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