[原创] 最新的存储器路线图分享

2019-04-18 14:00:18 来源: 半导体行业观察

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去年IEDM（国际电子器件会议）期间的一个周日的夜晚，TechInsights举办了一场招待会，Arabinda Das和Jeongdong Choe在会上做了演讲，吸引了一屋子的与会者。 Arabinda首先发表了题为“苹果iPhone的十年历程与半导体技术创新”的演讲，随后Jeongdong讨论了“存储器工艺、设计与架构的今天和明天”。

Arabinda粗略回顾了iPhone及其功能组件的开发过程，我们多半已经忘记第一台没有相机、指纹传感器、人脸识别等等功能的iPhone，这绝对唤起了我们的记忆。

Jeongdong对逆向工程专家们所见的最新存储器技术进行了回顾，并对他们最近的分析进行了相当详细的总结，我将在本文中详细介绍这些分析。 Jeongdong是TechInsights公司的高级技术人员，也是他们的存储器技术专家。在加入TechInsights之前，他曾担任SK海力士和三星开发下一代存储器件的研发团队负责人，因此他非常清楚自己的演讲内容。

NAND Flash Technology

NAND Flash技术

我们先来看看NAND flash，截至2018年11月，前六大制造商的市场份额分别为：三星36%、东芝19%、西部数字15%、美光13%、SK海力士11%、英特尔6%。

Jeongdong每年都发布存储器路线图，下面是更新后的NAND flash路线图。你可以看到，我们现在进入了1z-nm平面flash时代（可能是13-14 nm，1y为~15 nm）和有4级单元的~96层3D flash时代。路线图是基于已发表的预测，但我很难相信我们将在短短三年内达到200多层。

图的底部是过去几年的技术发展，从平面器件中控制栅从硅化物转向钨开始，然后我们从双重曝光转变为四重曝光，得到了小于20nm的特征尺寸。我们看到了空气间隙（air gaps）的广泛采用（实际上，美光开始于25nm一代），随着15/16nm平面部件的全面生产，3D/V-NAND产品也随之推出。它们使用两种存储技术，分别是电荷陷阱技术（charge-trap，将电荷存储在氮化硅层上——三星、东芝/西部数据和SK海力士）和浮栅技术（floating gate，美光/英特尔）。

美光/英特尔还采用了一种不同的layout理念，提供了更大的面积数据密度；他们设计了堆叠，将驱动电路置于阵列之下，从而节省了外围面积，并使芯片更小——他们称之为CMOS-under array （CuA）。他们的64层产品是2x32层堆叠，而96层使用2x48层堆叠。

展望未来，路线图显示最后将多达256层，除了小众应用之外，平面器件将会淡出。 “4D NAND”似乎是SK海力士版本的CuA，而Xtacking则是YMTC在阵列上堆叠CMOS以节省面积的工艺。

关于平面器件，我们有以下主要厂家的产品序列：

目前为止看到的最小的半节距是三星的14nm 128-Gb芯片，block尺寸是152个单元:

我们可以看到英特尔部件的CuA是如何将阵列效率提高到接近90%，从而得到了256-Gb组中最小的芯片。来自iPhone XS Max的SK海力士512-Gb芯片具有几乎相同的内存密度，比256-GB部件有了惊人的改进。

从48层技术向64层技术过渡的一个发展是蚀刻用于接触3D-NAND器件中的字线（wordlines）的“阶梯”。例如，在东芝/西部数据的部件中，由于蚀刻工艺的改进和修整掩模的更改，阶梯的宽度缩小了45%。

即使缩小后阶梯仅占芯片面积的0.82％，这也不是微不足道的。同样，三星的阶梯宽度减小了27%，阶梯面积仅占0.44%。

我们还可以比较英特尔/美光的三级和四级单元部件；即使它们都是20nm和64层，位密度从4.4 GB/mm2增加到6.5 GB/mm2，几乎增加了50%。我们现在正处于太比特芯片时代，美光公司刚刚发布了1-TB micro-SD 卡，内置8个1-Tb芯片！

在上面的幻灯片中，晶体管级芯片的照片很小，但它们确实可以很好地放大：

在这些照片中，我们可以清楚地看到阵列下面的电路密度。接下来是SK Hynix 3D-NAND，它使用了折叠结构。

如果我们仔细观察，我们可以看到堆叠从36 - 48 - 72层的演变。 36L器件只有一个旁通栅（pass gate），而48L和72L有两个旁通栅，允许两个单元链的公共位线和源线。 72L堆叠的中心图像有点混乱，因为它有两个正交的图像合在一起——右侧是与位线平行的部分，左侧是垂直于它们的部分。如果我们查看分离的图像，PG区域中的孔显示左侧部分穿过两个管道栅的下部，而在顶部可以看到各个位线。

上部和下部堆叠指的是82个栅极堆叠的两级结构。 Jeongdong在这次演讲中没有详细说明，但是他去年6月在EETimes上发表了一篇博客，阐明了通道孔是采用两步蚀刻工艺形成的。估计的工艺顺序是：

· 管道栅极模具成型（下部）

· 通道蚀刻（下部，42个栅极）

· 牺牲层填入孔中

· 模具成型（上部）

· 通道蚀刻（上部，40个栅极）

· 牺牲层去除

· 通道形成

这些缝隙和子缝隙是通过一步蚀刻整个堆叠而形成的。在上面的回路原理图中，蓝色轮廓显示了顶部堆叠和底部堆叠之间的两条虚拟字线的位置，横截面中用蓝线标记。详细的堆叠将在下一张幻灯片中给出：

演讲讨论的最后一个NAND器件是去年在闪存峰会上展示的YMTC 64L部件。这是他们的第二代3D-NAND技术，使用Xtacking将外围电路放在存储器阵列的顶部，而不是放在下面。 YMTC采用面对面晶圆键合：

我在Jeongdong使用的图片上做了注解，以此注明我们看的东西:

我们在阵列的边缘有典型的阶梯，它们有助于增加每一步的字线数量，表明在顶部有一条虚拟字线，在单独遮罩的选择栅极下面。

晶片键合为我们提供了总共七个达马色金属层，三个在阵列中，四个在CMOS中，在单元堆叠中总共有74个钨字线。在YMTC的任何声明中都没有特别提到这一点，但从历史上看，他们与Spansion（现在是Cypress）紧密合作，在NOR闪存中使用电荷陷阱存储，因此他们的3D-NAND似乎也是基于电荷陷阱的。

这种结合可能是来自Xperi的DBI®（直接键合互连）技术——它是上面非常模糊的TEM图像，但它看起来与索尼IMX260堆叠图像传感器（下图）的SEM横截面中的界面类似，我们知道它的工艺。

Jeongdong用几张总结幻灯片结束了NAND flash部分，第一张幻灯片描述了到目前为止3D NAND的创新。这张幻灯片很热门，所以我就不细讲了，里面有很多创新！除了3D堆叠本身外，还有一些意想不到的功能，如外延（SEG）晶体管（三星）、CuA、双串堆叠（美光），以及管道栅极（SK海力士）。现在，我们拥有了晶圆键合！