ISSCC2019 PLLpaper论文鉴赏（一）——SubsamplingPLL

2019 年的 ISSCC 会议已经结束，相信有所关注的人都知道今年的主角绝对是 AI, Machine Learning 等热点话题。的确，会议现场跟这有关的 session 以及其他各种邀请报告都人满为患。与此相对，以 PLL 等为代表的传统 analog & mixed signal IC 则相对而言没有那么热，目前至少国内媒体还没有出现太多相关跟踪报道，同时身边也有做模拟 IC 的人喊着转 deep learning, machine learning, AI 等等。 那么，这是否意味着传统模拟及混合信号 IC 就没有那么重要了么？ No ！ 伴随着大数据、人工智能的兴起，人们对数据的需求日益提升，高精度的传感节点、高速高质量的数据通信、低电压低功耗的节能设计等变得日益重要。而这些对模拟及混合信号 IC 的性能提出了新的要求。从 ISSCC 可以看到， analog/RF/wireline/sensor 等依然占据了多数的 session ，并且其性能不停地在刷新人们的认知。而作为其中的一个代表， PLL 持续多年占据 ISSCC 中常青树的位置，在今年依然能够贡献出 13 篇单独的 PLL Design Paper 。如果包括集成 PLL 的系统的 paper ，那么应该会不下 30 篇，可见其重要性之高。

鉴于 PLL 的重要性以及本人已研究 PLL 差不多 5 年半，且刚参加完 ISSCC 2019 会议并有幸做出一篇 PLL 的论文报告（ 30.8, subsamplingPLL ）。因此，本人将以一个 ISSCC 2019 PLL 论文鉴赏专题作为“钊思暮想聊 IC ”推文的开始，根据不同 PLL paper 的特征，划为三个类别，每次鉴赏一个类别，一共三次。 如有不足之处，欢迎指正！

ISSCC2019 PLL Paper 总体情况介绍：

今年 ISSCC2019 共有 13 篇单独的 PLL 论文，分别位于 session 16 (Frequency Synthesizer, 9 篇 ) 、 session 19 (Adaptive Digital and Clocking Techniques, 1 篇 ) 和 session 30 (Advanced Wireline Techniques, 3 篇 ) ，论文编号请见下表。根据结构特征，可以分为三类，分别为 Subsampling PLL （亚采样锁相环）， CPPLL （传统电荷泵型锁相环）和其他 clock generator 。该 PLL 论文鉴赏系列将按照以上三类划分分三次完成。

ISSCC2019 PLLPaper 鉴赏（一）—— SubsamplingPLL ：

相信已有小伙伴发现，在 2019 年 ISSCC 的 PLL Paper 中， Subsampling PLL 是一个亮点，其中有好几篇可以将积分均方根抖动（ integrated jitter ）做到小于 100fs ，以及 FoM 小于 -250dB 。有关 PLL FoM 的定义将在文末附录中给出，其含义为积分抖动和功耗的平衡度，值越低表示该 PLL 综合性能越好。由于篇幅关系，有关 Subsampling PLL 的基本原理和定义小伙伴们可以多多参考荷兰 University ofTwente 毕业的高翔博士发表的 PLL 论文，下面直接开始每一篇论文的鉴赏。

1. 16.1 A 265 µ W IoT SubsamplingADPLL ( 东京工业大学 )

该工作来自 PLL/RF 大牛组 Kenich Okada 组，首次实现了 小于 500 µ W 的 IoT PLL ，工作频段为 2.4GHz ，覆盖频率为 2.05~3.1GHz 。 该篇论文的亮点为提出一系列低功耗技术，包括系统上和电路上来降低功耗 ，具体介绍如下：

(a). 系统上，采用门控 FLL （频率锁定环）和 sampling 与 subsampling 环路自动切换技术，降低 PLL 反馈回路功耗，从而降低系统功耗。

大家知道， subsamplingPLL 的频率锁定范围十分有限，仅仅为环路带宽的数量级，因此，需要一个连续工作的 FLL 来实现频率锁定以及在受到干扰时让环路自动重新锁回正确频率。但是传统 subsampling PLL 的 FLL 通常用 CPPLL loop 来实现，在连续工作时功耗大，而关闭 FLL 则失去让环路重新锁定的能力。因此，该文技术采用一个间断性打开（ duty-cycled ）的 FLL ，用于 coarse frequency locking 以及检测环路是否处于 false lock （锁定在参考时钟的其他不正确倍频比的频率上），和一个 sampling 环路，用于频率精确锁定。此外，还采用一个 Dead zone detector， 根据输入相位差来判断频率是否精确锁定。 在频率锁定时， sampling loop 不工作，也即环路中分频器不工作，同时 coarse TDC 不工作，从而大幅降低 PLL 整体功耗。此外， FLL 为间断性打开，因此， FLL 功耗也大幅降低。 当环路小幅度失锁时， sampling loop 被激活，实现重新锁定。当环路受到较大干扰，频率偏差较大时， duty-cycled FLL 会直接激活 coarse TDC 从而采用传统 ADPLL loop 实现 PLL 频率锁定。

(b). 电路上，包括一个低功耗 DCO 和低功耗 DTC 。

低功耗 DCO 采用 2 个 cross-couple pair 并通过 transformer 耦合的结构，在不增加电流下提高 LC tank 的等效并联阻抗，从而提高摆幅。 换句话说，在维持相同摆幅前提下，可以降低电流，降低功耗 。 此外，由于摆幅足够大，因此，可以适当降低电压，大幅降低功耗，同时让输出摆幅和相位噪声指标依然满足需求。 该 DCO 电压已降至 0.45V 。

低功耗 DTC 基于 constant-slope 结构，并提出采用一个反馈回路，让电流源只需将 V P 充电至后级反相器翻转点附近，而不需要像传统结构那样充电到 VDD ，从而大幅降低充电阶段的功耗。同时， VP 预充阶段， DAC 会 discharge 节点 P ，而不会 charge 节点 P ，因此，该阶段不消耗额外功耗。

总之，该设计将低功耗技术发挥到了极致，充分体现了“做功要做在刀刃上”的思想，尽可能减少对功能无用的功耗，让更多的模块从连续时间工作转化到 duty-cycled 的工作模式中来，并且尽量减少处于打开的高频模块数量，十分具有借鉴意义！

2. 16.2 28-to-31GHz digital subsamplingPLL with 76fs integrated jitter ( 韩国蔚山国立科技大学 )

该工作为 28GHz 频段的面向 5G 应用的毫米波 Digital subsampling PLL ，最终实现了 76fs integrated jitter 的极低抖动，并且能够自适应优化环路带宽和比较器判决电平以优化环路 jitter 。

该工作亮点如下： 1 ）采用 cascade PLL 结构，即第一级采用 Digital subsampling PLL ，而第二级采用注入锁定倍频器结构，以克服高频单环 PLL 的缺点，包括毫米波 VCO 较差的相位噪声以及 SSPD 的速度瓶颈。 2 ）同步优化环路增益以及判决电平，以同步实现最低量化噪声以及 jitter 最优环路带宽。 量化噪声优化的算法在该文参考文献 [5] 中提及，为该组 2018 年的一篇 ISSCC 论文，感兴趣的可以了解下。这里篇幅原因不在赘述。

该结构最大的不足之处在于采用 2 级结构，具有较大功耗（ 41.8mW ） , 从而导致 FoM 相对今年其他极低抖动 PLL 来说不够理想。且注入锁定结构会引入较大的注入杂散。下面我们可以看到文章 16.8 给出一个频率类似的 subsampling PLL ，采用单环结构，且抖动相差不大，但是只有 10.2mW 的功耗， FoM 达到了 -252.9dB 。因此，到底是单环好还是双环好，恐怕还得看情况吧，不能说谁能取代谁。另外，本人有一个怀疑，由于该文采用 2 个校准同步进行，如何保证收敛到共同最优解？两个校准方法会否起冲突？文中以及 slides 里并没有给出分析，因此，本做法在推广前还有待更进一步仔细研究。

3. 16.3 -246dB Jitter-FoM 2.4GHz Ring-Oscillator PLL Achieving 9% Jitter Variation over PVT ( 澳门大学 )

该工作为基于环形振荡器的 subsampling PLL ，其目标为在环振条件下实现之前基于 LC-VCO 的 PLL 才能实现的低抖动，从而保证高性能并减少面积，并且具备一定 PVT 免疫特性。最后测出指标为在 2.4GHz 载频下 integrated jitter 为 248fs ，功耗为 4.1mW ，以及 FoM 为 -246dB ，其性能指标已经超过不少类似的环振 PLL ，并且已经达到 4, 5 年前 ISSCC LC-PLL 的水平，且直逼近几年 LC-PLL 的水平。同时，还具备一定的 PVT 免疫特性。

该工作的亮点主要为提出采用一个开环离散时间相位噪声消除模块（ open-loop discrete time phase-noisecancellation, OPDTPNC ），结合 subsampling PLL 结构，来实现低抖动。 做 PLL 的人知道，环振 PLL 如果要降低 VCO 相位噪声和抖动，通常需要很大环路带宽，但是太大的环路带宽会导致 PLL 随 PVT 波动而不稳定。因此，本文设计时，取了一个较小的环路带宽（ 1/20 F REF , F REF 为参考时钟频率）以保证环路稳定，同时用 OPDTPNC 在 VCO 输出端对相位噪声进行进步消除，从而实现低抖动。该结构结合了 Type-II subsampling PLL 和注入锁定倍频器（ Injection-LockedClock Multiplier, ILCM ）的优点，同时避免了两者的缺点，如下图所示。此外， PLL 的性能会随着 PVT 变化而变化，而只要 OPDTPNC 的相位噪声消除效果足够好，那么最终输出的时钟抖动就可以随 PVT 变化保持相对稳定。 该设计没有采用常用的 calibration 方法实现 PVT 免疫，从而降低系统复杂度与功耗。

该设计有一点可能还需要进一步讨论，在报告中，作者提到 OPDTPNC 的前向增益是随 PVT 波动较小的，但是该特性是依据仿真和参数优化获得的，且作者没有提及优化的方法和注意事项。因此，这可能算是一点美中不足吧。但是，无论如何，就本人个人而言，这是一个不错且值得高度肯定的尝试。

4. 16.7 30GHz Digital Sub-SamplingFractional-N PLL with 198fs rms Integrated Jitter ( 米兰理工大学 )

该工作为基于比较器的 digital subsampling PLL ，该比较器作用类似于 BBPD ，其好处为相对之前基于 ADC 的 digital subsampling PLL 来说，可以大幅度减少功耗。分数分频则是在参考时钟通路上加入一个被调制的 DTC 来实现。

该工作主要亮点如下：

1 ） 提出一种 DTC 范围压缩技术。

了解过类似结构分数分频 subsampling PLL 的知道， DTC 需要覆盖 nT OSC （ n 为 DSM 调制器阶数， T OSC 为振荡器周期，通常用二阶 DSM ，所以 n 通常取 2 ），较大的 DTC 覆盖范围不仅增加 DTC 功耗，恶化输出抖动，还会恶化线性度，引起频谱混叠，恶化分数分频 PLL 带内噪声和分数杂散。 因此，该文提出一种 DTC 范围压缩技术，可以将所需 DTC 时间覆盖范围压缩至传统设计的一半。该技术充分利用 SSBB PD 传递函数特性，即输入相位差每隔 T FB /2(TFB 为反馈时钟周期，在 subsampling PLL 中等于 T OSC ) 翻转一次，因此， DTC 只需覆盖一半 T FB 范围，在 DTC 输入达到满量程时，其输入循环至 0 。此时，参考时钟上升沿与反馈时钟下降沿对齐， SSBB PD 的增益极性由正变为负，此时，只需在环路中加入一个极性反转的 MUX 再反转一次，就可以继续维持 PLL 的负反馈特性。当然，该技术成立的前提是反馈时钟占空比必须是 50% ，因此，作者用另一个 LMS 模块来校正占空比。

2 ） 采用一个额外注入支路，扩展注入锁定除三分频器的锁定范围，不增加功耗。

总之，该工作以相对较小代价实现了 DTC 范围的压缩，从而降低了功耗和抖动，实现了当前最低抖动毫米波全数字锁相环，具有较好的借鉴意义。

5. 16.8 25.4-29.5GHz 10.2mW -252.9dB-FoM Sub-SamplingPLL ( 澳门大学 )

该工作实现了 28GHz 频段下最低抖动和最低功耗的 subsampling PLL ， integrated jitter 为 71fs ，功耗为 10.2mW ，性能十分耀眼。

该工作主要亮点为 提出的一种隔离亚采样鉴相器（ isolatedsubsampling phase detector, SSPD ），打破传统亚采样鉴相器相位噪声和杂散的折中。 同时，由于提出的 isolated SSPD 本身具有比传统 SSPD 更小的增益，因此，传统结构的 pulsegenerator 不再需要，而传统的 CP 则被 VI 取代，避免因 CP 中 NMOS 和 PMOS 开关不匹配而引起的 VCO 控制线抖动，从而进一步降低杂散。

该工作确实以较小代价实现了性能的大幅提升，值得学习。唯一美中不足之处就是 VCO 需要一个单独的 0.55V 低电压，如果考虑 LDO 的话，那么实际应用中，功耗还会浪费不少。我想这也是我提出 low-voltage subsampling PLL 的原因，即所有模块都采用一致的低电压，避免因 LDO 而引入的功耗浪费，我的工作接下来会介绍（ 30.8 ）。不过，本人依然认为该工作非常优秀，简单高效！

6. 30.8 0.65-V 12-16GHz Sub-Sampling PLL with 56.4fsintegrated jitter and -256.4dB FoM ( 香港科技大学 )

该工作为本人所做，目标为设计一款能够在低电压 SoC 上是用的低电压低抖动 PLL ，从而避免额外的高电压，减少系统整体功耗。第一次实现了在小于 0.7V 的低电压下的极低抖动和突破 -255dB 的 FoM ，除了一部分好运的原因，更重要的是一系列低电压技术。为了避免自我吹嘘的嫌疑，下面就简单说说，如果有哪位小伙伴感兴趣，欢迎随时与本人讨论！

该工作主要亮点： 1 ）提出 hybrid dual-path loop 技术，首次实现双通了 subsamplingPLL 结构，缓解 CP 输出电压在低电压条件下的限制； 2 ）提出低电压的 SSCP ，降低 SSCP 的噪声，降低 SSCP 对电压裕度的需求，使之更适合低电压工作； 3 ）提出新的 VCO 开关阵列，降低在低电压下较大开关引起的 VCO 的 Q 值降低； 4 ）提出 SSPD ，避免采样时钟摆幅降低，从而避免带内相位噪声恶化。

总之，该工作主要是尽可能在低电压条件下还原各个模块在常规电压下的特性，从而实现在常规电压下才能达到的性能。当然，在低电压下，可靠性还有待进一步提升。

至此，第一次 ISSCC2019 PLL Paper 鉴赏算是告一段落了，写这种技术干货贴确实不容易，论文需要反复读反复琢磨才能下笔。对专业的热爱以及和跟同行们的热情讨论是我持续下去的动力，所以，希望大家多多支持，有问题尽管指出哦！

附录：

FoM=20log(Jitter/1s)+10log(Power/1mW) ，表征 PLL 抖动和功耗的折中，值越低，表示 PLL 综合性能越好。