[原创] ASIC物理设计的挑战及应对之策

对芯片尺寸减小的持续需求给布局工程师带来了挑战，如何设计更好且高性能的集成电路成为焦点。芯片内部功耗是其总功耗的一部分，随着工艺技术节点的微缩，处理这一功耗变得越来越具有挑战性。有许多方法已被用于降低工业应用中的内部功耗。本文将讨论IC设计中多位触发器的使用，以减少芯片的功耗。我们还将讨论使用多位触发器（MBFF）时遇到的其他设计挑战以及克服它们的方法。

多位触发器

多位触发器用于降低ASIC的功耗，而不会影响设计的性能。顾名思义，多位触发器有多个D和Q引脚。通常，库中提供两位和四位版本。两位多位触发器将具有D0，D1，Q0，Q1引脚以及公共时钟，scan_in和scan_enable引脚。在两位触发器中，第二位触发器的scan_in引脚连接到第一个触发器Q引脚（Q0），因此它们处于扫描顺序。多位触发器的布局以紧凑的方式设计，使得多位触发器的有效面积比单个位触发器的附加面积小得多（见图2，图3和图4）。例如，两位多位触发器具有比相同驱动强度的两个单位触发器的组合面积小约20％。

图1：两位触发器的简化图

图2：单位触发器布局视图

图3：两位触发器布局视图

图4：四位触发器布局视图

与单位触发器的时钟引脚相比，多位触发器的时钟引脚驱动更多负载。因此，在设计多位触发器时，内部使用更强大的时钟驱动器。但是，库的建立和保持时间（取决于时钟和数据转换）以及时钟到Q的延迟（取决于时钟转换和Q引脚的负载）将超过正常的触发器。两位触发器的Q0和Q1引脚的时钟到Q延迟将在它们之间具有2~8％的变化。Q0引脚的时钟到Q延迟将高于Q1引脚，因为Q0引脚看到第二级scan_in mux引脚的额外连接负载。

示例

在对具有多位触发器且没有多位触发器的子块进行物理设计实现的同时进行了多个实验。以下捕获了这些实验的观察结果。

使用多位触发器降低时钟功率

与单比特触发器相比，多比特触发器的时钟引脚处的输入电容不会有太大变化。我们可以观察到值的差异约为5％。这种效应将显着降低设计的时钟切换功率分量，因为驱动引脚的时钟树单元将看到更小的负载。多位触发器的泄漏功率也显示出比正常位触发器更大的优势，提供了20％的改进。

上表中，如果我们使用4个单位触发器，总输入引脚电容将为0.00424 pF，而对于4位触发器，它将仅为0.00093 pF。这将有助于单个缓冲区驱动更多数量的触发器，因此，我们还可以看到时钟树缓冲区数量的减少。此外，低驱动强度缓冲器可用于构建旋塞树，这将节省电力。通过使用多位触发器，我们可以观察到时钟树缓冲区数量减少了25~30％。

关于多比特触发器的引脚电容与单比特相比的优点，应当注意，在多比特触发的情况下，将使用较少的时钟缓冲器来构建时钟树。下表显示了缓冲区使用情况和驱动器强度。从下表可以看出，单比特触发器中的CTS（时钟树合成）使用更多数量的缓冲器和高驱动（添加X12，X16）强度缓冲器。这有助于降低设计的动态功耗。

表2：单比特和多比特实验中使用的时钟缓冲器数量

在合成阶段启用多位合并的缺点是，当触发器属于同一层次结构时，工具将自动执行合并。这对层次结构放置的方式造成了严重的限制。这就是为什么我们在布局阶段合并时会看到一些缓冲区。它可以根据平面图的形状以及触发器的时间要求来完成。

更好的时钟树和可布线性

在图5和图6中，我们可以看到在不同的实验中，如何使用和不使用多位触发器，从同一时钟门控单元构建时钟树。在非多位触发器实验的情况下，从ICG（集成时钟门控）构建多级缓冲器的时钟树，以将时钟提供给触发器。在多位触发器实验的情况下，缓冲器较少。这改善了可路由性并有助于路由的收敛。

图5：没有多位触发器的时钟树

图6：具有多位触发器的时钟树

执行

要在设计中使用多位触发器，我们必须将现有的单位触发器转换为多位触发器。这可以在综合或布局阶段完成。

WLM（有线负载模型）或PLE（物理布局估计）模式下的综合将具有宽松的设置时序，并且不会考虑布局规划形状。因此，在这种情况下，多位合并比率会非常高，但我们可能会在PnR（布局和布线）期间看到一些时序惊喜。我们通常在综合中看到高达90％的多位转换。

PnR中的多位转换具有时序感知功能。它负责平面布局形状，宏布局，层次结构布局和触发器布局。有了这个，我们看到大约65％的转换率。与综合时的多位转换相比，这是偏低的，但可以提供更好的QoR（结果质量）

表3：综合和布局阶段的多位转换比较

挑战和解决方案

执行时间ECO（Engineering Change Order）

多位触发器具有公共时钟引脚和测试引脚。如果我们仅针对2位或4位中的一位，则难以在这些引脚上执行ECO。例如，如果我们想要调整ECO级的时钟偏移以恢复特定位的任何时序违规，则调整的附加偏移将影响多位触发器的其他位。如果这会影响触发器其他位的时序，我们可能需要将此多位触发器分解为单位触发器并进行eco连接和路由。如果ECO只是金属结构，那么找到备用触发器并执行ECO会更加困难。

增加引脚密度

在设计中具有多位的一个缺点是高引脚密度。引脚密度不应与引脚数混淆。虽然MBIT与单个位相比具有更少的引脚（几乎一半），但是bin中的局部引脚密度特别高。此外，MBIT将有更多的引脚布线阻塞和引脚金属层。下面是单个位和2位触发器的引脚形状图。

图7：多位引脚形状

图8：单个触发器引脚形状

从上面的图像可以看出，多比特也使用金属2（红色层）作为障碍层，而单个比特仅使用金属1作为障碍层。

以下是有和没有多比特设计的引脚密度报告。在这里，我们将整个设计划分为8.61x8.61微米的Bin。下表显示了具有高针密度的Bin的数量。

用于捕获引脚密度的Bin尺寸= 8.610×8.610微米

表4：引脚密度比较

多比特实验：引脚密度大于0.5 = 3.78％的bin数单位实验：引脚密度大于0.5的bin数= 2.04％

注意高引脚密度：高引脚密度可能导致多位触发器的高局部拥塞。有不同的方法可以避免这些问题，

1、单元填充

2、实例填充

3、避免在电源带下方布局多位。

MBIT的IR / EM问题

当多比特的时钟引脚翻转时，即使其中只有一个正在改变状态，触发器及其内部时钟电路也将汲取电流。这可能导致从电源轨吸取大电流。这需要强大的电源网络以及在多位触发器周围添加去耦电容。这也意味着多位触发器的短路电流要求将高于局部区域中的单个位触发器。

避免IR / EM问题的一种方法是通过应用单元填充并在去帽插入期间移除焊盘来保留多位触发器周围的空间。

保形检查

在RTL到综合网表共形检查期间，我们需要指示工具将多位触发器分成一个位并进行验证。当多位转换发生时，工具遵循具有前缀和分隔符的特定命名约定来标识多位触发器。利用这些命名约定，可以在共形检查期间将多位触发器分解为单个位触发器。

结论

多位触发器提供了一种智能方法，可在不影响时序的情况下降低设计的总体功耗。多位触发器的使用通过减少时钟树单元并保持设计中所需的缓冲器来降低泄漏功率和动态功率。它还有助于通过减小标准单元面积来改善设计密度，从而优化尺寸。