[原创] 新节点带来的新问题

2018-05-02 14:00:08 来源: 官方微信

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来源：内容来自semiengineering，作者 ANN STEFFORA MUTSCHLER，谢谢。

先进工艺节点的推出正在加速而非放缓，这与器件微缩会因为成本上涨和在先进节点开发芯片的难度增加而开始减慢的预测相悖。

成本确实在上涨。设计规则的数量亦在上涨，这反应了由多重曝光、芯片上更多器件，以及与三维晶体管密度、更多的功能和细化电介质相关的更多相关物理效应所导致的复杂度的飙升。此外，在最先进的节点上是否有可使用的IP，这些IP是否使用代工厂最新的工艺流程进行了充分的测试和描述，这些问题的不确定性也增加了。

eSilicon公司IP工程副总裁Deepak Sabharwal表示：“过去，当你从一种技术迁移到另一种技术时，人们理解你已经完成了设计，所以这不是什么大问题。你缩小电路图，用新规则重新设计布局。技术节点只是一个数字，不管它是40nm还是90nm。本质上完全相同。在资源和工作量方面，人们同样期望，如果在前一个节点做了一个设计，那么这个设计可以重复使用，并快速推进到下一个节点。”

这在二维结构中非常有效，但随着finFET的推出，它发生了显著的变化。

Sabharwal表示：“因为器件垂直放置，所以现在限制硅片面积的是金属层。代工厂一直在努力的是如何用比之前的节点更紧密的间距进入金属层。现在的设计规则非常苛刻。设计规则手册已经有数千页了，而布局团队正在绞尽脑汁地研究如何在不影响另一层的情况下进行更改。这就像多米诺效应，你在设计上做了一个小小的改变，它会产生10个影响。今天，设计如此紧密、如此精细地组合在一起，在各个地方都有严格的容差和裕度，事情变得非常艰难。”

这也意味着设计师和布局工程师需要每天一起工作，因为如果布局团队在某个地方做了一个重大调整，它可能会在其他地方产生问题。然而，尽管问题堆积如山，但通常情况下，一些公司的迁移计划却正在加速。

Cadence公司IP部门业务发展总监Tom Wong表示：“从90nm迁移到65nm几乎花了4年时间。从65nm到55nm，再到40nm，差不多用了3年。即使从40nm平面迁移到28nm（HKMG）也需要大约三年的时间。然后，事情发生了变化。从28nm HKMG到20nm大约用了两年时间。然后，迁移开始加速。从20nm HKMG到16nm finFET不到两年。从16nm到14nm的时间不到1年，然后到了10nm。我们目前位于7nm，即便10nm晶片不到一年前才刚刚开始生产。”

Wong表示，随着技术达到这些精细的几何尺寸，人们预计将会有更少的代工厂参与这次迁移，原因在于新晶圆厂的大量研发和巨大的资本支出成本。“现实情况却大不相同。至少有四家主流公司/代工厂正在参与16nm和更精细的几何尺寸。即使在7nm，也至少有三家公司争夺领先地位。”

图1：增加复杂性和设计规则。（来源：西门子公司Mentor事业部）

经济因素

节点迁移的经济效应对设计流程的上游影响更大。芯片产业依赖于IP的重复使用——或者更准确地说，节点之间更准确的IP迁移——以使其在经济上可行。这变得难以维持。

Wong表示：“当你从一个几何尺寸移动到下一个更精细的几何尺寸时，当标称Vdd从0.8V降至0.7V时会发生什么？这将使你的简单IP迁移项目变成针对复杂IP（如高速SerDes）的全面重新设计。同时，你的设计裕度会更小，时序收敛更复杂，还要更多地考虑管理模拟中的OCV（片上变化）。这往往会提高IP实现的成本，并延长部署时间。”

更糟的是，对于高级节点的许多SoC开发、设计支持和IP支持，都是与工艺学习并行完成的。这意味着，当工艺最终成熟或新工艺准备批量生产时，可能需要进行IP更新。因此，不仅IP开发过程更加困难和昂贵，而且开发芯片的整个过程也变得更加昂贵。

eSilicon公司的Sabharwal表示：“从16/14nm降至7nm，我发现我们在资源方面的投入是1.5X。”

硬IP vs 软IP，节点 vs半节点

在这个由规则所约束的不断更新的世界中，硬IP迁移变得非常困难。

Arteris IP解决方案架构师Benny Winefeld表示：“当我们讨论硬IP的迁移时，首先取决于它是否迁移到一个新的半节点，即所谓的nodelet，它被认为是一个增量变化，而非原始节点。全新的节点迁移总是很难，但过渡到半节点更加可行，因为它主要是光学微缩。DRC规则是类似的，各种电特性的增量也都是统一的，而且或多或少可以预测。”

Winefeld指出，台积电32nm到28nm的迁移就是一个很好的例子。“我并不是说它很容易，但它是完全可行的。在最近的一些节点中，DRC规则集的规模变得更大更复杂。另外，基本节点和节点之间的增量也增加了，所以它们不再相似。从我最近的经验来看，台积电16和台积电12应该是一个渐进的步骤，二者不再相似，有相当大的差别。如果你想用一个智能工具来做一个自动转化，那就是对多边形进行调整，它们需要执行更复杂的转换。这不是简单地乘以0.8的线性比例就一切正常了。这不仅会突然违反物理规则，而且电气特性也可能发生显着变化，并且不再有效。在台积电12中，DRC规则不同，库也不同。但即便如此，台积电12纳米仍被认为是渐进式变化。”

推进一个完整的节点很困难，从16nm到7nm更加困难。Winefeld表示，这需要从双重曝光转变为计算设计平台，并采用完全不同的规则。

所有这些都体现在片上网络芯片中，片上网络芯片充当了CPU、缓存、加速器和存储器的合成逻辑。

Winefeld表示：“硅片使我们能够在同一颗裸片上做更多事情，但从设计的角度来看，你仍然可以将其称为IP，因为SoC设计人员可以将此NoC用作构建模块，而无需深入了解实现细节。只要它遵守这些协议、在逻辑上正确并满足高级别系统要求（如延迟，带宽和服务质量），那么让这个IP硬化就没有什么意义。如果你能想象出裸片的尺寸，那么这个网络通常会浮在它连接的IP之间的通道中，而这些IP可以是硬的，也可以是软的。但是，为了所有实际的目的，NoC是软的。NoC的拓扑结构和布局差别很大，它是专门针对SoC设计的。 ”

让IP区块一起工作只是问题的一部分。能够在功能测试芯片中证明IP是另一回事。

ClioSoft公司营销副总裁Ranjit Adhikary表示：“如果你是一个IP供应商，那么你需要在所有较低节点上完成功能测试芯片，因为人们会要求这样做。他们不太在意是IP是硬核还是软核。他们想知道你是否完成了功能测试芯片。由于NRE成本高，这将成为一项挑战。对于小公司而言，在没有保证会得到大量订单的情况下，把钱投到测试芯片上很难。另一方面，如果你是一家系统公司，你使用的是自己的IP，那么这当然是有意义的。但是，你仍然需要了解它的成本，以及需要付出多少工作，因为将IP迁移到一个高级节点需要大量的工作。”

还要再加上一些验证。

西门子公司Mentor事业部产品营销总监John Ferguson表示：“这些问题肯定意味着需要进行大量额外的验证，而你也要小心，不能在没有真正检查每一个小问题的影响的情况下盲目放弃一些东西。我猜测，这也意味着更多的早期测试，以确保结果有效。我们期待并希望用EUV 光刻技术使事情变得更好更容易，我们也可以开始稍微缓和一些。而事实并非如此。

EUV可能会在一到两个层面上提供一些缓和，但不是全部。相互依赖的东西太多，最终它无法解决这个问题。我们知道这很难。有很多高级别的东西，‘嘿，这里有很多好处。’但你会意识到，你是在为其他事情做交易。天下没有免费的午餐。”

一个可能的解决方案已经在先进设计中得到了推动，这涉及到在不同工艺节点上开发的IP和区块的更多混合和匹配。

NetSpeed Systems市场与业务发展副总裁Anush Mohandass指出，异构性正在推动SoC设计的新思路。

Mohandass表示：“此处的一个新兴趋势是多层芯片的概念，它的基础层可能包含了I/O和一些实际存在于28nm的外围器件，然后，所有不同的计算，所有推动性能的东西存在于一个单独的层中。也许是在16nm或7nm节点。虽然它可能以不同的方式被提及，但它需要某种形式的智慧将其联系在一起。”

Mohandass表示：“从逻辑上讲，它可能是一个大SoC，但是你可以对其进行分区。即使现在有了标准IP，还有一种方法也可以将其形象化，人们可以将其视为分而治之。人们说，‘这是我的CPU子系统。这是我的图像子系统。这是我的内存子系统。’人们用不同的子系统来划分自己的设计，把它们放在一起。我们现在看到的是，除了实际存在于单独芯片上的几个分区之外，芯片仍然是相同的。它只是放在同一个封装里。显然，这需要一个相当复杂的互连，但是这个多层的芯片随着工艺节点的减少而越来越受欢迎的。”

不过，一些问题依然存在，比如元件平面布置。尽管节点之间迁移的时间缩短了，但一些高级组件的开发过程却需要更长的时间。

Synopsys公司物理实现技术营销经理Mark Richards表示：“相比于先前的工艺流程，布局出现得更早了。但是你也必须设计0.1或0.5版本的工艺流程，所以整个设计过程需要更长时间。随着工艺流程的发展，你需要与客户进行更多的交流才能使一切顺利。但是节点的迁移速度，以及节点之间的nodelet的发布，都使得它变得更加困难。”

从代工厂方面而言，通过缩减逻辑部分，并将其他所有内容留在相同的节点上，就可以更快地增加nodelet。目前尚不完全清楚这是否会让IP开发者变得更容易，但在某种程度上，这似乎是一个有吸引力的选择。Mentor事业部的Ferguson表示：“如果你只是想在新设计中使用IP，而新设计中的其他一些东西将会使用或利用新节点的特性——这并不是那么糟糕，因为通常情况下，这会让你得到更严格的容差，从而带来更严格、更困难的规则。”

然而，还有另一方面涉及工程资源。Cadence公司的Wong表示：“有很多工艺节点，我们跑得已经快过了工程师在IP方面的供应。在我们全部启用一个节点的IP之前，下一个节点就出现了。我不知道这种趋势是否会持续。”

原文链接：https://semiengineering.com/more-nodes-new-problems/

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