7nm是最后一个主要节点？

来源：本文由 电姬 翻译自semiengineering ，作者Ed Sperling，谢谢。

越来越多的设计和制造难题带来了越来越多的问题：10/7nm 之后还将怎样延展？有多少公司将参与进来？它们将要应对哪些市场？

至少，节点迁移将在数值继续下降之前往水平方向扩展。在 7nm 节点，预计将会出现比之前任何节点都更重要更显著的改进，所以 10/7nm 不会只有一个版本，而很可能在前进到 7/5nm 之前至少会有两三次（或更多）迭代。

在这种减速背后，前端设计和后端制造的隔离也越来越大，造成这种情况的关键原因有几个。首先，节点尺寸缩小的成本已经变得非常高昂，已经不再是一个自然而然的决策了，即使对于最大的公司来说也是这样。尤其是无晶圆厂芯片制造商也正小心谨慎地采用昂贵的新工具和新方法，因为在领先节点上的高容量市场机会更少了。苹果和三星等系统供应商已经开始为移动手机开发自己的芯片，而谷歌、Facebook、亚马逊和微软也已经开始为云设计自己的芯片了。这种情况所带来的净影响是高容量市场变少了，使得其它企业难以收回投资成本。

“对于一些应用而言，尤其是移动和云基础设施，它们必须驱动性能增长。”Cadence 总裁兼 CEO 陈立武说，“它们正在下降到 10nm，而且它们还将继续下降到 7nm 甚至 5nm。但性能和价格延展的速度已经放缓，而成本正在上扬。现在已经没有非常大的性能差异了。所以对于一些公司来说，已经没有什么让人信服的理由去下降到 7nm 了。这取决于产品、开发周期和差异化三角（delta of differentiation）。”

图 1：低于 30nm fin pitch 封装的 7nm 晶体管，来自 IBM

幸运的是，过去 18 个月出现了一些新市场。尽管这些市场没有任何一个有希望带来十亿以上单位的需求（而在移动手机市场这是有可能的），但它们合在一起形成了一个更大的市场机会，其中包括汽车和医疗电子，用于机器学习、人工智能、增强现实/虚拟现实、IoT/IIoT 的芯片，以及可以按需优化的更灵活的服务器架构。

作为参考，SEMI 曾表示汽车电子市场预计将在 2020 年达到 2800 亿美元，而据 SEMI 的 CEO Ajit Manocha 表示，医疗电子市场则将在 2024 年达到 2190 亿美元。甚至还有更亮眼的数据，预计 2 万亿美元的电子产品供应链将在未来五年内翻番，达到 4 万亿美元。与此同时，相比于过去十年里个位数的低增长，半导体行业正表现出健康的 12% 的增长。

Manocha 说：“这是个新情况。晶圆厂设备增长高达 23%。”

并不是所有这些新兴市场都需要用最新工艺节点生产的芯片。即使是在汽车领域，虽然目前有正在 7nm 节点开发的复杂 ADAS 逻辑，但同一款汽车的其它芯片则是在更老的节点上开发设计。而对于 IoT/IIoT，许多芯片都是用 200mm 晶圆工艺制造的，这使得它们的设计和制造要便宜得多。

这个情况的短期缺点是会造成巨大的产能短缺。为了缓解这一产能危机，据 SEMI，中国已有 6 家新的 200mm 晶圆厂正在建造中，其它地方还有另外 2 家。这其中至少有一部分原因是源于对已有工艺节点的发展机遇的关注。根据这些其它市场的进展情况以及它们迁移到更新工艺的方式的不同，一些目前仍在研发之中的技术推广到整个市场的速度也会受到影响。

造成减速的第二个原因是在先进节点上，设计、检查和测试芯片的难度更大了。热、静电放电和电磁干扰等物理效应在 7nm 节点比在 28nm 节点更加显著。另外要让信号穿过更细的线也需要更多电力，电路对测试和检查以及芯片上的热迁移也更加敏感。所有这些需求都要被考虑进来，并且使用多种物理模拟、仿真和原型设计方法进行模拟。

这在智能手机领域已经非常糟糕了，而智能手机芯片可以在数亿乃至数十亿的设备中销售而得到补偿。但随着先进节点芯片进入汽车和医疗应用中，它们还将在安全性方面受到更大的制约。在汽车中，芯片需要在恶劣的环境条件中以严格的运行参数工作十年以上。

“理想情况下，你需要检查所有东西，但这需要时间和金钱以及对计量技术的大量投资。”ASML 应用产品管理总监 Henk Niesing 说，“对于随机缺陷，你仍然在这一领域。但这样的话，你就不需要增加更多计量。你可以在计算方面做到更多。”

迁移变慢的第三个原因是尽管人们对光刻问题（多重图案、掩模对准、更好的抗蚀剂和 EUV）有很大的关注，但这只是冰山一角。高数值孔径 EUV 将很有可能将光刻推进至至少 2nm，甚至可能达到 1nm。但从 10/7nm 开始，边缘放置误差等问题的影响就变得越来越大了。接触也将需要新的材料。还有一直以来都是一个可控问题的线边缘粗糙度（ line-edge roughness）也正变得越来越棘手。

因此，简单地降低尺寸已经不再有效了。一种方法不能解决所有问题，即使在一些可以应用同样方法的地方，企业也必须根据终端市场、供应链甚至特定代工厂工艺的 IP 可用性进行权衡。简单来说，解决这些问题不再是对过去方法的线性扩展，而且显然越来越强调使用新的材料来解决问题，即新的化学方法，有些涉及到自由基、不同的元素或元素组合，有些需要使用热、冷、压力或真空等一系列步骤来开发。

比如说，新的工具和材料类型可以解决边缘放置错误（EPE）问题。EPE 基本上就是指想要得到的 IC 布局和实际印刷结果之间的差异。

“你可以使用材料来解决边缘放置问题，”Applied Materials 蚀刻和图案化策略副总裁 Uday Mitra 说，“它成本效益更好，且允许更激进的扩展，这反过来又能带来更宽松的设计规则。材料也比光刻便宜，所以你不必为所有一切都使用 EUV。”

除了材料之外，该行业也正受益于原子层蚀刻（ALE）的兴起。和通过连续的方式移除材料的传统蚀刻工具不同，ALE 有望在原子尺度上选择性地和准确地移除目标材料。

“改善单位晶体管成本的唯一方法是与材料创新一起，”Mitra 说，“所以即使当掩模没有对准时，你也可以选择性地蚀刻掉仅仅一部分材料。这样你就不必担心边缘放置，用于放置问题的材料可以继续扩展，而不会造成产出问题。”

这是一种方法。另一种方法是计算建模（computational modeling），而且这两种方法并不相互排斥。从设计的前端的迹象来看，芯片制造商和代工厂的工作需要比过去远远更多的工具。比如，在验证方面，需要使用多种类型的加速硬件来提升可靠性。而在制造方面，大部分先进设备都在前沿节点上。为了应对世界各地日益增长的数量，销量预计将保持稳健，半导体行业应该会更加严肃地对待不同的方法，而不只是缩小器件尺寸。

材料是这一思想的一个重要延展。德国 Merck 的业务领域半导体封装解决方案负责人 Benedikt Ernst 说定向自组装（DSA）技术正在取得进展，可作为 EUV 的辅助技术。这两种技术都严重依赖于新材料。

DSA 也已经得到了先进节点扩展领域从业者的兴趣，可被用作一种减少线边缘粗糙度（LER）的方法。Coventor 首席技术官 David Fried 说，LER 一直以来都是一个问题，但在 7nm 和 5nm 节点，这个问题变得更加糟糕，因为图案的尺寸正开始接近 LER 的尺寸。

“你实际上可以通过定向自组装改善图案，”Fried 说，“还将有沉积、蚀刻和清洁技术，可以用于在图案化流程和整体集成流程中改善图案粗糙度。”

其他人则在使用所谓的平滑化（smoothing）技术来解决 LER。这是通过使用 ALE 对图案的粗糙边缘或孔进行平滑或修补来完成的。

图 2：线边缘粗糙度，来自 NIST

“目标是获得可用的增长空间并加以利用，”Teklatech CEO Tobias Bjerregaard 说，“我们必须使设计工作更简单轻松。随着功率密度上升，我们看到时序和可布线性的问题也越来越多。可布线性和功率使得我们难以修复时序，而在最先进的节点上，这个情况更糟糕。”

这也是 Imec 和 Leti 等研究机构以及台积电、英特尔 Custom Foundry和三星 Foundry 等的绘图板上有如此之多的新型晶体管的原因之一。其中有的是纳米片（nanosheet），有的是垂直和水平的纳米线（nanowire）。到目前为止，我们还不能确定哪些会取得成功。

但芯片制造商表示任何未来的解决方案现在都需要得到更全面的考量。随着新兴市场开始得势，整个半导体行业可能需要一次重置，从初始概念和芯片架构一直到光刻、制造工具、材料以及生产前后的检验与验证。好在为最先进节点开发的技术也可用于更老的节点，这有助于降低实现好产量的成本和时间。

另一种选择是将不同节点开发的不同计算元素放到一起来开发芯片。英特尔和三星正在领导半导体行业向最先进的节点冲锋，但它们也在为 fan-out 封装开发过渡技术，有望包括那些在不同工艺节点开发的技术。所有主要的代工厂和封装厂也都在这个方向上努力，因为其可以让最先进的节点用于更一般的逻辑结构，从而可与在更老节点开发的其它组件集成起来。

“我们正看到 CoWoS（chip on wafer on substrate）被用于云服务器，在这里你需要更多芯片、更多内存和一个用于高性能和高带宽但成本不会太高的 silicon interposer。”台积电的一位总监 Tom Quan 说，“而 InFO（Integrated Fan-Out）足以满足移动和物联网市场的需求。你可以创造更多衍生，并将它们并排或重叠放置，而且你可以在模塑料中增加几个重新分配层（redistribution layers）。”

即使在这里，也有新材料在开发中。

“在抗蚀剂和导电胶方面，有大量研究项目。导电胶是使用预封装来替代铅。” Merck 的 Ernst 说，“其中一些方法要使用非常厚的抗蚀剂来产生铜柱，可厚达 200 微米。DSA 也进展良好。即使目前还没有实现商业化，但研究一直在持续。但现在已经没有根本性问题了。与此同时，对于已有的节点，我们需要非常纯净的材料。你可以缩小结构的尺寸，但不能缩小光刻的，而那需要在前端和后端的新材料。”

过去几十年来，肯定是自 45nm 节点以来，半导体行业制造方面的大多数公司都执着于将 EUV 推向市场。现在，它开始实际生产了，大家都在欣慰地感叹我们发明的一种最为复杂的技术终于开始工作了。尽管这无疑将有助于扩展到未来的节点，但市场正在往许多方向发力，而不只是缩减到更小的特征尺寸。

对于一些企业来说，缩减尺寸的关键总是与成本相关。对于另一些企业，则是重在功率和性能。然而在最先进的节点上，这三个因素的实现都在变得更加困难，且替代方法也越来越受欢迎。这并不意味着尺寸缩减陷入了困境。但这却实实在在意味着这个方法并不是对每个人都有用，而且它可能并不是唯一的方法的，即使是在那些使用了最小特征尺寸的设备中也是如此。摩尔定律现在还好好活着，但它已经不再是唯一的发展道路了。取决于市场和市场份额的不同，它可能也不再是最好的方法了。

原文链接：https://semiengineering.com/7nm-last-major-node/

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