复杂SoC芯片设计中有哪些挑战？

对于芯片设计公司而言，成功研发并推出一颗采用在性能、面积、功耗方面具有竞争力的芯片，面临着多重挑战。不但需要建立安全可靠的先进工艺流片生产供应链，也要解决伴随工艺节点的持续演进，其设计实现难度增加所带来的挑战。

特别是随着AI领域的快速发展，如今复杂SoC芯片，功能越来越强大，也基本都拥有“先进工艺节点、芯片面积较大、三维集成技术”中的全部或者部分特点。如何在先进工艺下提升复杂SoC的PPA，已成为业界广泛热议的话题。


紫光国芯复杂SoC开发一站式服务

在2024年ICCAD的IP与IC设计服务专题论坛上，紫光国芯副总裁王成伟特别分享了在先进工艺节点下，紫光国芯在复杂SoC设计开发中的策略与经验。

先进工艺节点的挑战

在论坛演讲中，王成伟首先深入探讨了先进工艺节点给数字后端设计、可测性设计和模拟设计等领域所带来的挑战，并详细阐述了相关应对策略，例如：

- 数字后端在先进工艺下如何兼顾PPA与良率，解决时序收敛与布局布线的挑战。
- DFT传统模型难以满足产品低DPPM要求的挑战。
- 模拟电路设计中更复杂物理效应的应对策略，更宽工艺角的全面仿真，更复杂寄生参数的提取和可靠性验证等挑战。

大面积复杂SoC的实现

针对大面积、超大规模的复杂SoC，紫光国芯面对片上网络结构变化、单芯片晶体管密度提升和功耗密度提升等实际挑战，从布局布线、高频时序收敛、提升迭代时间等关键方面，结合自身经验形成了一套整体的先进工艺芯片实现方案。具体包括如下：

- 解决大规模芯片的片上网络（NOC）的结构在后端的时序、绕通性难点。
- 针对先进工艺大面积芯片中不同网络类型的多模态时钟树实施策略。
- 针对先进工艺大规模芯片晶体管数量的剧增，所需的布局布线、物理验证、时序验证各个阶段的迭代加速方法学。

三维堆叠技术的运用

除设计方法学外，近年来采用一些其他不同于传统芯片的结构，来达到或超过同等先进工艺芯片性能的方案，也被越来越多的采用。目前，主流的先进工艺下新的技术架构除了Chiplet、2.5D/3D封装等形式外，异构集成也迅速发展成一种新的路线选择，该技术可以将不同功能的芯片或模块通过先进制造或封装技术集成在一起，实现功能的多样化和优化，例如紫光国芯推出的三维堆叠DRAM（SeDRAM^®）技术方案，将3D堆叠的DRAM与Logic芯片进行异质集成，可提供超大带宽与超低功耗，有效解决大算力芯片遇到的存储墙等问题。

异质集成芯片不同于传统芯片，在实现时会遇到SoC设计架构和后端物理设计新的挑战。如芯片架构的调整、多芯片堆叠的功耗及热仿真、对异质堆叠芯片供电可靠性和时序完整性的联合验证等。紫光国芯在这些技术领域积累了深厚的经验，多款搭载该技术的SoC芯片产品已实现量产。


在如今市场竞争和工艺演进的背景下，IC设计企业正面临工艺制程节点持续微缩的挑战。王成伟在演讲中表示，“在面对工艺制程的挑战和市场需求的快速变化时，构建一个能够迅速解决工艺设计开发难点和适配客户需求的完整芯片设计开发体系至关重要。紫光国芯凭借其整体化的先进芯片实现方案和丰富的低功耗、大规模芯片实现经验，灵活的商业模式，以及在异质堆叠芯片设计领域的领先优势，已成功帮助客户完成数十款复杂芯片的项目交付，其中包括先进工艺芯片、超大规模芯片和异质集成芯片。”


在2024 ICCAD展会现场，紫光国芯全面展示了包括全流程一站式设计服务在内的前沿技术方案和创新应用成果。目前，紫光国芯设计服务团队已服务近百家家海内外客户，交付了包含先进工艺项目、异质集成项目和超大规模SoC项目在内的数百项服务成果，这些服务成果广泛覆盖基带通讯、网络处理、消费类、车规MCU、AR/VR、高带宽存储等多个关键领域，有效地帮助客户从技术上解决先进工艺所带来的挑战。