多芯片堆叠封装技术

2022-08-16 18:29:34 来源: 互联网

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随着信息数据大爆炸时代的来临，市场对存储器的需求持续增长。在芯片成品制造环节中，市场对于传统打线封装的依赖仍居高不下。市场对于使用多芯片堆叠技术、来实现同尺寸器件中的高存储密度的需求也日益增长。这类需求给半导体封装工艺带来的不仅仅是工艺能力上的挑战，也对工艺的管控能力提出了更高的要求。

作为半导体封测领域领军企业，长电科技在多芯片堆叠封装技术领域有哪些创新实践？本文中将介绍其技术优势、工艺和管控能力等内容。

多芯片堆叠封装技术优势

图1是两个不同类型的存储器封装的侧视图，从其封装结构我们可以看出，两个封装都是由多个芯片堆叠而成，目的是为了减少多芯片封装占用的空间，从而实现存储器件尺寸的最小化。其中较关键的工艺是芯片减薄、切割，以及芯片贴合。

从市场需求来看，倒装封装（FC）和硅通孔（TSV），以及晶圆级（wafer level）的封装形式可以有效地减小器件尺寸的同时，提高数据传输速度，降低信号干扰可能。但就目前的消费类市场需求来看，还是基于传统打线的封装形式仍占较大比重，其优势在于成本的竞争力和技术的成熟度。

图1多芯片封装侧视图

长电科技目前的工艺能力可以实现16层芯片的堆叠，单层芯片厚度仅为35um，封装厚度为1mm左右。

多芯片堆叠封装关键工艺之芯片减薄、切割

1）研磨后切割 (Dicing after grinding，DAG)

主要针对较厚的芯片（厚度需求>60um），属于较传统的封装工艺，成熟稳定。晶圆在贴上保护膜后进行减薄作业，再使用刀片切割将芯片分开。适用于大多数的封装。

图2 DAG （来源：DISCO）

2）研磨前切割 (Dicing before grinding，DBG)

主要针对38-85um芯片厚度，且芯片电路层厚度>7um，针对较薄芯片的需求和存储芯片日益增长的电路层数（目前普遍的3D NAND层数在112层以上）。使用刀片先将芯片半切，再进行减薄，激光将芯片载膜 (Die attach film)切透。适用于大部分NAND 芯片，优势在于可以解决超薄芯片的侧边崩边控制以及后工序芯片隐裂（die crack）的问题，大大提高了多芯片封装的可行性和可量产性。

图3 DBG （来源：DISCO）

3）研磨前的隐形切割 (Stealth Dicing before grinding，SDBG)

主要针对35-85um芯片厚度，且芯片电路层厚度<7um，主要针对较薄芯片的需求且电路层较少，如DRAM。使用隐形激光先将芯片中间分开，再进行减薄，最后将wafer崩开。适用于大部分DRAM wafer以及电路层较少的芯片，与DBG相比，由于没有刀片切割机械影响，侧边崩边控制更佳。芯片厚度可以进一步降低。

图4 SDBG （来源：DISCO）

多芯片堆叠封装关键工艺之芯片贴合

1）芯片位置精度：由于多芯片堆叠的缘故，芯片贴合位置与芯片和芯片间的距离控制成为了工艺要点和难点。高精度贴合机台的引入，使得阶梯状一次性多芯片贴合精度可以保证在（+/-15um），可以有效地降低工艺良率损失，以实现可量产的多芯片堆叠技术（如图5）。

图5 多芯片堆叠中的芯片贴合位置

2）超薄芯片拾取：受限于芯片厚度，采用传统的顶针从芯片载膜（DAF）上剥离芯片，应力集中在只有1.5mil（38um）的芯片上，几乎成为了不可能完成的任务。因此，针对超薄芯片的拾取，专门的治具被开发出来。主要的功能是通过多步平台凸起将芯片从芯片载膜（DAF）上剥离。相比传统顶针，它将应力从点分散到面，从一步顶换改为多步顶。有效改善了超薄芯片的芯片隐裂问题。

多芯片堆叠工艺的管控

一、翘曲（Warpage）问题改善

晶圆经研磨后厚度要求越来越薄，形变会导致晶圆无法继续后工序的作业，使得加工后的晶圆翘曲控制成为难题。通过SDBG和DBG，同时使用抛光工艺，释放晶圆表面应力，改善晶圆翘曲的情况。

二、异物、颗粒物的影响

尽管目前的无尘车间级别已经达到1k级（微尘数量被严格控制在每立方米1000个以内），封装车间中的异物、颗粒物对于超薄芯片来说，在每个工序中都是很大的威胁。如下图6，异物或颗粒物落在芯片上，受到外力挤压的情况下，就会导致芯片隐裂。