[原创] 台积电先进封装，最新进展

在之前，我们整理了semiwiki早前发布的关于台积电先进工艺的报道（具体查看 《台积电工艺的最新分享：信息量巨大》 ）。近日，他们又更新了关于台积电最新封装的报道，我们在这里也分享给大家。

对台积电熟悉的读者应该知道，警员代工巨头已将其 2.5D 和 3D 封装产品合并为一个品牌——“3D Fabric”。按照他们的期望，未来的客户会同时追求这两种选择，以提供系统级功能的密集、异构集成——例如，“前端”3D 垂直组装与“后端”2.5D 集成相结合。

从技术上讲，SoC 与“3D”高带宽内存 HBM 堆栈的 2.5D 集成已经是一种组合产品。如上图所示，台积电正在设想未来更丰富的拓扑组合，将 3D SoIC 与 2.5D CoWoS/InFO 相结合，作为非常复杂的异构系统设计的一部分。

与研讨会上的工艺技术演示一样，封装技术的更新非常简单——这表明其路线图的成功、只需要持续执行即可，其中有几个代表新方向的特定区域我们将在下面突出显示。

特别值得注意的是台积电对先进系统集成工厂的投资，该工厂将支持 3D Fabric 产品，提供完整的组装和测试制造能力。按照台积电所说，这座在竹南打造全球首座全自动化 3D Fabric先进封装厂预计今年下半年开始生产。

在大家一贯的理解中，台积电所从事的其实是晶圆代工的业务。但进入新世纪，无论是台积电，还是三星甚至 Intel，都把先进封装当做公司的一大工作重点，这主要是在日益增长的性能需求与摩尔定律的逐渐失效的矛盾影响下所演进出来的折中结果。

如semiwiki报道所说，对于许多其他应用，摩尔定律不再具有成本效益，尤其是对于集成异构功能而言，多芯片模块（Multi-chip modules ：MCM）和系统级封装（System in PackageSiP）等“Moore than Moore”技术已成为将大量逻辑和存储器，模拟，MEMS等集成到（子系统）解决方案中的替代方案。但是，这些方法仍然是非常特定于客户的，并且会花费大量的开发时间和成本。

翻看芯片发展的历史，其实先进封装这个概念已经存在了数十年。折中通过在封装中组装不同且先进的芯片是推进芯片设计的方法之一。今天，这个概念有时被称为异构集成。尽管如此，由于成本的原因，高级封装主要用于高端，面向利基市场的应用。

但这那可能很快就会改变。因为IC缩放是推进设计的传统方式，它缩小了每个节点上的不同芯片功能，并将它们封装到单片式芯片上。但是，IC缩放对许多人来说变得太昂贵了，并且每个节点的收益都在减少。

虽然缩放仍然是新设计的一种选择，但业界正在寻找替代方案，包括高级封装。而变化的是，该行业正在开发新的高级封装类型或扩展现有技术。

高级封装背后的动机仍然是相同的。与其将所有芯片功能塞在同一个芯片上，不如将它们分解并将它们集成到一个封装中。据说这可以降低成本并提供更好的产量。另一个目标是使芯片彼此靠近。许多先进分装使内存更接近处理器，从而以较低的延迟更快地访问数据。

这听起来很简单，但是这里有几个挑战。另外，没有一种可以满足所有需求的封装类型。实际上，芯片客户面临着各种各样的选择。其中：扇出（晶圆级封装中的集成die和组件）、2.5D / 3D（芯片在封装中并排放置或彼此叠放）和3D-IC：（在内存上堆叠内存，在逻辑上堆叠或者在逻辑上堆叠逻辑）就成了三种常见的选择。

此外，业界也正在追求一种称为Chiplets的概念，该概念支持2.5D / 3D技术。这个想法是您在库中有一个模块化芯片或小芯片的选择。然后，将它们集成到一个封装中，并使用die到die的互连方案将它们连接起来。

在台积电方面，为了满足市场对新型多芯片IC封装解决方案的需求，他们也与其OIP合作伙伴合作开发了先进的IC封装技术，以提供经济的解决方案，以实现摩尔定律以外的集成。

2012年，TSMC与Xilinx一起推出了当时最大的FPGA，它由四个相同的28 nm FPGA芯片并排安装在硅中介层上。他们还开发了硅通孔（TSV），微凸点和再分布层（re-distribution-layer：RDL），以将这些构件相互连接。台积电基于其构造，将该集成电路封装解决方案命名为CoWoS（Chip-on-Wafer-on-Substrate）。这种基于积木和EDA支持的封装技术已成为高性能和高功率设计的实际行业标准。

台积电于2017年宣布了InFO（Integrated FanOut technology）技术。它使用polyamide film代替CoWoS中的硅中介层，从而降低了单位成本和封装高度，这两项都是移动应用成功的重要标准。台积电已经出货了海量用于智能手机的InFO设计。

台积电于2019年又推出了集成芯片系统（SoIC）技术。借助前端（晶圆厂）设备，TSMC可以非常精确地对准，然后使用许多窄间距的铜焊盘进行压焊（compression-bond）设计，以进一步最小化形状因数，互连电容和功率。

这两种技术就逐渐演进成了今天的3D Fabric。

如上文所示，按照台积电的规划，现在他们的封装技术有2.5D和3D两种，我们先来看一下他们的2.5D。据介绍，台积电现在有两类 2.5D 封装技术——“基片上芯片”(CoWoS：chip-on-wafer-on-substrate) 和“集成扇出”(InFO：integrated fanout)。（请注意，在上图中，一些 InFO 产品被 TSMC 表示为“2D”。）

这两种技术的关键举措是继续扩大最大封装尺寸，以便集成更多的die（和 HBM 堆栈）。例如，在硅中介层 (CoWoS-S) 上制造互连层需要“缝合”（stitching）多个光刻曝光——目标是按照最大标线尺寸的倍数来增加中介层尺寸。

首先看CoWoS，据介绍，台积电CoWoS 已扩展到提供三种不同的中介层技术（CoWoS 中的“晶圆”）：

1.CoWoS-S：据台积电介绍，在这种封装模式下，使用硅中介层，基于现有的硅片光刻和再分布层处理

▪️ 自 2012 年开始批量生产，迄今已为 20 多个客户提供超过 100 种产品

▪️ 中介层集成了嵌入式“沟槽”电容器

▪️ 开发中的 3 倍最大标线尺寸 – 支持具有 2 个大型 SoC 和 8 个 HBM3 内存堆栈的设计配置，以及 eDTC1100 (1100nF/mm**2)

2.CoWoS-R：在这种封装模式下，使用有机中介层以降低成本

▪️ 多达 6 个互连重新分布层，2um/2um L/S

▪️ 4倍光罩尺寸，支持一个 SoC 和 2 个 HBM2 堆栈，采用 55mmX55mm 封装；2.1X 光罩尺寸正在开发中，2 个 SoC 和 2HBM2 采用 85mmX85mm 封装

3.CoWoS-L：使用插入有机中介层的小型硅“桥”，用于相邻die边缘之间的高密度互连（0.4um/0.4um L/S 间距）

▪️ 2X 标线尺寸支持 2 个具有 6 个 HBM2 堆栈的 SoC 2023)；

▪️ 4X 光罩尺寸正在开发中，以支持 12 个 HBM3 堆栈 (2024)

台积电强调，他们正在与 HBM 标准组就 CoWoS 实施的 HBM3 互连要求的物理配置进行合作。（对于堆栈定义，HBM3 标准似乎已经确定了以下内容：4GB 容量（4 个 8Gb 裸片）到 64GB（16 个 32Gb 裸片）；1024 位信号接口；高达 819GBps 带宽。）这些即将推出的 CoWoS 配置具有多个HBM3 堆栈将提供巨大的内存容量和带宽。

此外，由于预计即将推出的 CoWoS 设计会出现更大的功耗，台积电正在研究合适的冷却解决方案，包括改进芯片和封装之间的热界面材料 (TIM)，以及从空气冷却过渡到浸没冷却。

在介绍完CoWoS之后，我们再看其InFO封装技术。

据了解，这种封装技术是在临时载体上准确（面朝下）放置方向后，将die封装在环氧树脂“晶圆”中。再分配互连层被添加到重构的硅片表面。然后封装凸块直接连接到再分布层。

按照台积电所说，公司的这个封装共有 InFO_PoP、InFO_oS 和 InFO_B 几种拓扑。

如下图所示，InFO_PoP 表示封装上封装（package-on-package）配置，专注于 DRAM 封装与基础逻辑芯片的集成。DRAM 顶部裸片上的凸块利用 InFO 通孔 (TIV) 到达重新分布层。

台积电表示，InFO_PoP 主要用于移动平台，自 2016 年面试以来，该封装的芯片出货量已经超过 12亿。按照台积电所说，在当前的InFO_PoP模式下，其 DRAM 封装是定制设计，因此只能在台积电制造。为此台积电正在开发另一种 InFO_B 拓扑，在顶部添加现有 (LPDDR) DRAM 封装，并允许外部合同制造商提供组装。

InFO_oS (on-substrate) 则可以封装多个die，再分配层及其微凸块通过 TSV 连接到基板。

这是一个生产超过 5 年的技术，专注于 HPC 客户。从技术细节上看，该封装的基板上有 5 个 RDL 层，具有 2um/2um L/S。这就让该基板可实现较大的封装尺寸，目前为 110 毫米 X 110 毫米。按照台积电所说，公司后续将计划提供更大尺寸——130um C4凸点间距

至于InFO_M 则是 InFO_oS 的替代品，具有多个封装die和再分布层，无需额外的基板 + TSV（能实现< 500mm²封装，且将在2H2022 生产）。

在介绍完了台积电的2.5D封装之后，我们进入他们的3D封装世界。其中，有一种被称为InFO-3D的3D 堆叠封装技术，该技术利用与再分布层和 TIV 垂直集成的微凸块芯片，专注于移动平台。

如图所示，台积电还有一种更先进的垂直die堆叠 3D 拓扑封装系列——被称为“集成芯片系统”（SoIC）。它利用裸片之间的直接铜键合，能获得非常基金的pitch。

按照台积电所说，公司共有两种 SoIC 产品——“wafer-on-wafer”（WOW）和“chip-on-wafer”（COW）。其中WOW 拓扑在晶圆上集成了一个复杂的 SoC die，提供深沟槽电容器 (DTC) 结构以实现最佳去耦。更通用的 COW 拓扑堆叠多个 SoC die。

适合 SoIC 组装的工艺技术如下表所示。

按照台积电所说，公司的3DFabric 的设计支持还包括了3Dblox。如上图 3D Fabric 图像的右上角所示，TSMC 正在设想复杂的系统封装内设计实现，结合 3D SoIC 和 2.5D 技术。

如上所述，这个设计流程非常复杂，需要高级的热、时序和 SI/PI 分析流程（也可以处理模型数据量）。为了支持这些系统级设计的开发，台积电与 EDA 供应商就三个主要的设计流程计划进行了合作：

当中首先包括使用粗粒度加细粒度方法以获得改进的热分析。

其次，台积电与EDA巨头还在分层静态时序分析（hierarchical static timing analysis）上合作。让单个die由抽象模型表示，以降低总（multi-corne）数据分析的复杂性。

最后，台积电与EDA巨头还在前端设计分区傻姑娘进行了合作。二为了帮助加速复杂系统的前端设计划分，台积电还实施了一项名为“3Dblox”的计划。

按照台积电所说，公司这个计划的目标是将整个物理封装系统分解为模块化组件，然后将其集成。如图所示，该计划的模块类别有：bumps/bonds、vias、caps、interposers和die。

借助该计划，这些模块将被整合到任何 SoIC、CoWoS 或 InFO 封装技术中。

特别值得注意的是，台积电正在努力使 3D Fabric 设计能够使用各种 EDA 工具——也就是说，使用一种 EDA 供应商工具来完成物理设计，并且（可能）使用不同的 EDA 供应商产品来支持时序分析、信号完整性/电源完整性分析，热分析。

3Dblox 似乎将 SoC 的“参考流”（reference flows）概念提升到了一个新的水平，台积电推动了 EDA 供应商数据模型和格式之间的互操作性。3Dblox 的整体flow capability将于 2022 年第三季度推出。（初步步骤——即在 InFO 上自动路由再分配信号——将是第一个发布的功能。）

显然，由于 2.5D 和 3D 配置的预期增长，台积电在先进封装技术开发和（尤其是）新制造设施方面进行了大量投资。从 HBM2/2e 到 HBM3 内存堆栈的过渡将为使用 CoWoS 2.5 技术的系统设计带来可观的性能优势。移动平台客户将扩大 InFO 多芯片设计的多样性。结合 3D 和 2.5D 技术的复杂 3DFabric 设计的采用无疑也会增加，利用台积电努力“模块化”设计元素以加速系统分区，以及他们努力启用广泛的 EDA tools/flows的应用。。

按照台积电方面的定义，诸如CoW（chip-on-wafer）和WoW（wafer-on-wafer）等前 端芯片堆叠技术统称为“ SoIC”，即集成芯片系统（System of Integrated Chips）。这些技术的目标是在不使用后端集成选项上看到的“bumps”的情况下，将硅片堆叠在一起。在这里，SoIC设计实际上是在创建键合接口，以便硅可以放在硅的顶部，就好像它是一整块硅一样。

根据台积电官方介绍，公司的SoIC服务平台提供创新的前段3D芯片间堆叠技术，用于重新集成从片上系统（SoC）划分的小芯片。最终的集成芯片在系统性能方面优于原始SoC。它还提供了集成其他系统功能的灵活性。台积电指出，SoIC服务平台可满足云，网络和边缘应用中不断增长的计算，带宽和延迟要求。它支持CoW和WoW方案，而这两种方案在混合和匹配不同的芯片功能、尺寸和技术节点时提供了出色的设计灵活性。

具体而言，台积电的SoIC技术是将多个die堆叠到“ 3D构造块”（又称为“ 3D Chiplet”）中的一种非常强大的方法。

如今，SoIC在垂直堆叠的芯片之间的每平方毫米空间能够实现约10,000个互连。但看法这正在进行向每平方毫米100万个互连的开发工作。3D-IC爱好者一直在寻找一种能够实现这种细微互连，进一步减小外形尺寸，消除带宽限制，简化die堆叠中的热量管理以及将大型、高度并行系统集成到其中的IC封装方法。

按照台积电所说，SoIC的好处之一体现在在其热性能。但是，这些SoIC技术的不利之处在于，堆叠设计必须彼此协同设计。然而诸如EMIB之类的微凸点技术以一种技术上可以将一系列芯片连接在一起的方式进行。使用类似COW和WOWO的SoIC技术，则从一开始就固定了设计。

尽管如此，台积电仍热衷于提高其SoIC芯片堆叠能力。根据台积电的规划，这是他们面向未来集成的一项关键技术，它超越了过去的中介层或芯片堆叠的实现方式，因为它允许在不使用任何微凸点的情况下堆叠硅芯片，而直接将硅的金属层对准并键合到硅芯片上。

封装中的另一个相对简单的方案就是在一个封装中连接两个硅芯片。通常，这是通过两块硅片并排进行的，并采用多种连接方式。大多数人最熟悉的是中介层方法，该方法将一大块硅片置于所有互连的die下面，并且比简单地通过PCB封装铺设走线，它的布线方法更快捷。

类似地，另一种方法是将中介层嵌入在PCB中，仅用于将一个特定的die连接到另一个die（这就是Intel称为其嵌入式多管芯互连桥或EMIB）。

第三个是die对die的直接垂直堆叠，但是，由于在两块硅片之间使用了微凸块，因此这与上面提到的SoIC实现不同——SoIC使用了键合。实际上，台积电下半年产品中的所有实现都是基于微凸块的，因为这允许在制造完每个芯片之后更好地混合和匹配不同芯片之间的场景，但是并没有获得SoIC提供的密度或功耗优势。

这就是为什么它被称为“后段”高级封装的原因。具有HBM功能的GPU就是通过这样实现的。

许多支持HBM的GPU具有一个GPU裸片，几个HBM裸片，所有这些裸片都放置在中介层的顶部。GPU和HBM由不同公司制造（甚至可以使用不同的HBM），而硅中介层也可以在其他地方制造。该硅中介层可以是无源的（不包含逻辑，仅仅是die到die间的路由），也可以是有源的，并且如果需要，可以设计为在芯片之间实现更好的网络互连，尽管这意味着中介层会消耗电源。

台积电类似GPU中介层的策略在过去一直被称为CoWoS(chip-on-wafer-on-substrate)。作为3DFabric的一部分，从实现方式上划分，CoWoS现在具有三个变体：

每个人都熟悉的标准称为CoWoS-S，其中S代表Silicon Interposer。CoWoS-S的局限性在于中介层的尺寸，该终结通常基于65nm制造工艺或类似工艺制造。由于中介层是单片硅片，因此必须类似地制造，并且随着我们进入小芯片时代，客户要求越来越大的中介层，这意味着台积电必须能够制造它们（并提供高产量） 。

传统芯片受标线（reticle）的大小限制，这是机器内部的基本限制，即在单个实例上可以“打印”一层的大小。为了使芯片尺寸为标片大小的产品成为可能，TSMC一直在开发多标线大小的插入器技术，以使这些产品更大。基于台积电自己的路线图，我们预计2023年的CoWoS实施将是标线的四倍左右，每个产品将允许超过3000 平方毫米的有源逻辑硅。

InFO封装使芯片可以“扇出”，以在 SoC标准平面图之外增加其他连接。这意味着，虽然芯片逻辑区域可以很小，但芯片要比逻辑电路更大以容纳所有必需的引脚输出连接。台积电提供InFO已经有很多年了，但是在3DFabric的支持下，它现在将提供与封装内连接有关的不同类型的InFO。

TMSC的封装技术也可以结合在同一产品中。通过同时实现前端（SoIC）和后端（InFO）封装，可以制造出新的产品类别。该公司制作了一个这样的模型：

从表面上看，台积电将在未来几年为客户提供更多的封装选择。他们在这方面的主要竞争者似乎是英特尔，后者已经能够在一些当前产品和某些即将发布的产品中实现其EMIB和Foveros技术。台积电将受益于与更多项目和客户合作。

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