[原创] 存储器最新发展路线图

日前，知名机构Techinsighs发布了一个关于存储器未来路线图的白皮书。他们在其中指出，三星、美光和 SK Hynix 等主要 DRAM 厂商已经将 DRAM 单元缩小到低于 15nm 的设计规则 (D/R) 生产。而现在他们一直在开发n+1 和 n+2 代，即所谓的 D1b（或 1β）和 D1c（或1γ）。

这意味着，无论是否采用 EUV光刻机用于 DRAM 单元图案化，DRAM 单元 D/R 可能能够进一步缩小到 12 纳米以下或更高。

众所周知，由于工艺完整性、成本、单元泄漏、电容、刷新管理和传感裕度方面的挑战，单元缩放正在放缓。从先进的DRAM单元设计中可以看到一些创新技术，例如高k介电材料、柱状（或准柱状或单面）电容器工艺、凹槽通道S/A晶体管和HKMG采用。

此外，3D DRAM、高带宽内存 (HBM3)、图形 DRAM (GDDR6X/7) 和嵌入式 DRAM（10nm、7nm 及以上）技术将延长 DRAM 的使用寿命和应用。

而主要的 NAND 制造商正在竞相增加垂直 3D NAND 门的数量，并推出了 1yyL 3D NAND 设备。例如，三星 V7 V-NAND、铠侠和西部数据公司 (WDC) BiCS6、美光第 2 代 CTF CuA 和 SK 海力士第 2 和第 3 代 4D PUC NAND 。

除了存储密度之外，3D NAND 原型还用于超低延迟的三星Z-SSD、铠侠XL-FLASH等NAND应用（归类为存储类内存）。3D NAND 位密度已达到 10.8Gb/mm2（SK Hynix 176L 512Gb TLC）和 12.8Gb/mm2（Intel 144L 3-deck QLC）。同时，YMTC 128L Xtacking TLC和QLC产品已经发布。

英特尔则扩展了 XPoint 内存应用，不仅适用于传统 SSD，还适用于 DCPMM 持久内存。Intel OptaneTM P5800X SSD 产品采用第二代 XPoint 内存技术，具有四栈 PCM/OTS 单元结构。Everspin 第 3 代独立 256 Mb STT-MRAM (pMTJ) 和 1Gb STT-MRAM，三星和索尼的新 28nm eSTT MRAM (pMTJ)，具有 40nm 节点的 Avalanche eSTT MRAM (pMTJ)，Dialog Semiconductor（旧 Adesto Technologies）第 2 代 CBRAM，而富士通 45nm ReRAM 130nm FeRAM 产品已于 2020 年和 2021 年上市 。

下面，我们来看一下Techinsights对存储器未来的发展分析。

图 1 显示了来自三星, 美光, SK海力士，Nanya, PSMC, and CXMT厂商的 DRAM 路线图。三星、美光和 SK海力士三大厂商已经展示了适用于 DDR4、DDR5 和 LPDDR5 应用的具有 15nm 和 14nm 级单元设计规则 (D/R) 的 D1z 和 D1a 产品。三星已在 D1x DDR4 试用车(TV) 产品和 D1z LPDDR量产产品中采用 EUV 光刻技术，而美光和 SK 海力士则为 D1z 代保留了基于 ArF-i 的双图案化技术 (DPT) 工艺。到 2030 年，将生产出D1d（或 1δ）、D0a（或 0α）和 D0b（或 0β）等设计进一步缩小的几代 DRAM。另一家来自中国的 DRAM 制造商长鑫存储也加入了竞争，今年正在开发D1y 代。

图 1.由TechInsights 提供的 DRAM 路线图，显示 2020 年至 2022 年市场上商业化的 D1z 和 D1a DRAM 产品。到 2030 年，将生产出D1d（或 1δ）、D0a（或 0α）和 D0b（或 0β）等几代产品。

图 2. DRAM 设备的技术/应用路线图显示 6F2 1T+1C 单元设计扩展到更多下一代 DRAM，尽管 DRAM 厂商一直在开发 4F2 单元结构，例如 1T DRAM 或无电容器 DRAM 原型。

到目前为止，已经有了 8F2 和 6F2 DRAM 单元设计，其中单元包括 1T（晶体管）和 1C（电容器）。这种 1T+1C 单元设计将用于未来几代 DRAM 的 DRAM 单元设计。然而，由于工艺和布局的限制，DRAM 厂商一直在开发 4F2 单元结构，例如 1T DRAM 或无电容器 DRAM 原型，作为扩展 DRAM 技术的下一个候选者之一（图 2）。具有 B-RCAT 结构的大块鳍（或鞍鳍）用于单元存取晶体管，然而，掩埋字线栅极材料已经从单钨层变为多晶硅/钨双功函数层，以有效控制栅极泄漏。在这种情况下，具有较低功函数的多晶硅上栅极提高了 GIDL 电场 (30%) ，增大了扩散电阻。此外，美光使用纯 TiN 栅极进行 D1z 和 D1α 代单元集成。虽然圆柱型结构是DRAM单元电容器集成的主流，但SK海力士（D1y和D1z）和三星（D1z）采用了准柱状电容器（或单面柱状电容器）结构，其中单元电容器仅外表面呈圆柱状，这导致单元电容比上一代更小。几年后，DDR5、GDDR7、LPDDR6 和 HBM3 产品将在市场上普及。

对于 10nm 级及以上的 DRAM 单元设计，应在其中加入更多创新的工艺、材料和电路技术，包括更高 NA EUV、4F2、1T DRAM、柱状电容器、超薄 high-k 电容器介质和低 -k ILD/IMD 材料（图 3）。

图 3. 从 30nm 级到 10nm 级的 DRAM 单元设计和技术趋势。需要更多创新技术来满足单元电容、尺寸缩小和提升速度的要求。

图 4 显示了主要厂商的 DRAM 设计规则 (D/R) 趋势。如果他们保持 6F2 DRAM 单元设计以及1T+1C 结构，2027 年或 2028 年 10nm D/R 将是DRAM 的最后一个节点。DRAM 单元微缩将面临若干挑战，例如 3D DRAM、减少row hammer（电路）、低功耗设计、刷新降低和管理刷新时间、低延迟、新功函数材料、HKMG 晶体管和片上 ECC。最受欢迎的功能将是“速度”和“感应裕量（sensing margin）”。三星用于 DDR5 和 GDDR6 的 HKMG 外围晶体管技术就是增加 BL 感应裕量和速度的一个例子。

图 4. DRAM D/R 趋势显示 6F2 单元设计的局限性。2027 年或 2028 年，10nm D/R 将是 6F2 DRAM 的最后一个节点。

主要的 NAND 芯片制造商正在竞相增加垂直 3D NAND 门的数量。他们已经推出了最新的 1yyL 3D NAND 设备。三星176L（V7）、铠侠/西部数据 162L（BiCS6）、美光176L（2nd CTF）、SK海力士176L（V7）用于1yyL产品，2021年和2022年长江存储128L Xtacking TLC和QLC产品已经上市（图 5）。MXIC 还宣布了他们的第一个 48L 3D NAND 原型，将于 2022 年底或 2023 年初量产。

图 5. TechInsights 的 3D NAND 路线图显示了 2021 年和 2022 年上市的 112L/128L 和 162L/176L 产品。用于 SCM 或fast-NAND 应用的Z-NAND、XL-FLASH 和 XPoint 已添加到路线图中。

目前已经采用了一些创新的技术和设计，例如三层结构、CuA/COP/PUC技术和具有H-bonding的Xtacking裸片。此外，具有3D NAND单元架构和多平面芯片设计的三星Z-NAND和铠侠XL-FLASH等低延迟（高速）NAND产品已成功商业化。对于 500 层以上的 NAND 产品，我们不仅要考虑多堆栈或裸片堆栈集成，还要考虑 3D 封装解决方案。

自 2018 年以来，全球大多数智能手机都使用 3D NAND 存储组件而非 2D NAND 芯片。迄今为止，已经提出并生产了七种不同的 3D NAND 原型：三星的 V-NAND、铠侠（旧东芝存储器）和西部数据的 BiCS、英特尔/美光的 FG CuA、美光的 CTF CuA（128L~）、P – SK海力士 的 BiCS (~72/76L)、SK海力士的 4D PUC (96L~) 和 长江存储的 Xtacking（图 6 和图 7）。

图 6. 七种不同的 3D NAND 原型已被提出并成功生产：V-NAND、BiCS、FG CuA、CTF CuA、P-BiCS、4D PUC 和 Xtacking。

图 7. 五个具有代表性的 SEM 图像，显示了每个 3D NAND 单元阵列架构的概念。CuA、PUC 和 Xtacking 原型在 NAND 单元阵列下具有 CMOS 外围电路。

三星 V-NAND (TCAT) 3D NAND 产品专门应用了高达 128L (V6) 的单 VC 蚀刻工艺，而所有其他 3D NAND 产品均采用多层（例如 Intel 144L 为三层）串集成（string integration）。它们都使用 20nm 或 19nm BL 半间距，这意味着基于 ArF-i 和 DPT 的光刻是 3D NAND 的主要图案化技术。

具有更高可靠性和低温/高温操作的特定应用仍然需要 2D NAND 晶圆和 SLC/MLC 操作，而不是 TLC 或 QLC 芯片。例如：MCU、医疗、机器人、电视/玩具、游戏控制器、可穿戴设备、安全摄像头、智能音箱、IoT、AI、ML、打印机、机顶盒和航空航天都需要2D NAND产品。现在，3D NAND 产品在数据中心、云、服务器、SSD、PC、移动和智能手机中非常流行。

随着堆叠栅极数量的增加，垂直 NAND 串的高度也会增加。例如，新发明的 176L 产品显示距source plate 12µm 的高度（图 8）。QLC 芯片的位成本持续下降，位密度增加到 15Gb/mm2。每个 NAND 串的门总数也增加到 200 个或更多。

图 8. 3D 垂直 NAND 串高度的比较。新发明的 176L 产品距source plate的高度为 12µm。

英特尔 144 层 NAND 串第一次在源和位线之间由三层（上层、中层、下层，每层48L）组成，并为 TLC 和 QLC 器件保留了 FG CuA 结构。每个deck都可以分配给 QLC 或 SLC 块的任意组合，以充分受益于英特尔在存储系统中的新的block-by-deck概念。

我们还不能预测未来 3D NAND 技术的所有详细挑战，但其中一些挑战是 HAR、层应力控制、晶圆翘曲、工艺均匀性、严格控制 ALD/ALE、吞吐量、板对板错位、良率控制、 缺陷、NAND 串电流、解码器 TR 可靠性、PGM/ERS 速度、保留、电子迁移、泄漏和干扰、3D 封装解决方案等。PLC 3D NAND 产品可能会在几年内推出。

图 9. TechInsights 的新兴内存路线图，包括 STT-MRAM、PCRAM/XPoint、ReRAM/CBRAM、FeRAM 和嵌入式 DRAM/FLASH 内存。

几十年来，我们一直将 MRAM（或 STT-MRAM）、PCRAM、ReRAM 和 FeRAM 设备和技术视为新兴内存原型。但是，它们将是一种用于嵌入式应用的非易失性存储设备，而不是分立的新兴存储设备。未来的新兴存储器设备，如 SOT MRAM、FTJ、单极或双极丝状 OxRAM、CBRAM、大分子存储器、莫特存储器或 DNA 存储可能被称为新兴存储器。在这里，我们仍然将 MRAM、XPoint、ReRAM (CBRAM) 和 FeRAM视为新兴存储设备。他们正在扩展应用领域，例如 CPU/APU 高速缓存 (STT-MRAM)、AI 和内存计算 (PCRAM)、模拟 IC (ReRAM、忆阻器)、外部开关 (FeRAM) 和高密度 SCM (XPoint Memory)。

在新兴存储器件中，STT-MRAM 技术已被主要厂商/开发商积极研究和开发，例如 Everspin Technologies、GlobalFoundries、Avalanche Technologies、索尼、美光、IMEC、CEA-LETI、应用材料、三星、富士通、IBM、台积电和自旋转移技术 (STT)。英特尔、美光和 SK 海力士正专注于具有 PCM/OTS 单元结构的 XPoint 内存。美光于 2021 年退出 XPoint 内存（图 9）。

迄今为止，我们已经从市场上找到了Everspin 第三代独立 256Mb STT-MRAM (pMTJ) 和 1Gb STT-MRAM、三星和索尼的 28nm eSTT MRAM (pMTJ)、具有 40nm 节点的 Avalanche eSTT MRAM (pMTJ) 和 Dialog Semiconductor（旧 Adesto Technologies）第二代 ReRAM (CBRAM )产品。台积电宣布了 2nm eMRAM-F 产品路线图，以取代用于数据/代码存储和配置存储器应用的eFLASH。

迄今为止，Ambiq Apollo Blue MCU的所有代均使用台积电制造的芯片。所有 Apollo Blue MCU 系列均获台积电支持，提供eFLASH 或 eMRAM 芯片。Apollo 1 至 Apollo 3 具有 2D NOR eFLASH ESF3 单元，分栅嵌入式 SuperFlash。它们由EG（擦除门）、CG（控制门）、FG（浮动门）和WL SG（选择门）四个门组成。另一方面，Apollo4 在 M3 和 M4 之间有一个简单的 eSTT-MRAM 单元结构。与 Apollo3 相比，外围栅极和 eMemory 栅间距有所减小；外围栅极由 170nm 降至 120nm，eMRAM 阵列由 230nm 降至 110nm。Ambiq 由台积电制造的 22ULL 工艺的低功耗 Apollo4 MCU 可与 GreenWave 的 AI 处理器采用的 GlobalFoundries 的 eMRAM 22nm FDSOI 相媲美。台积电 eMRAM 技术正在应用于 16nm FinFET 平台。Everspin、三星和台积电使用 HKMG 栅极工艺，仅Avalanche 除外。三星在采用 SOI 晶圆的 FDS 工艺方面是独一无二的。Avalanche MRAM 栅极具有带有 L 形隔离物的旧多晶硅栅极，而所有其他公司都使用高 k 栅极氧化物，例如 SiON 上的 HfO。特别是 Everspin 在 NMOS 高 k 栅极电介质中采用了 La。Everspin 和三星为 MRAM 栅极结构应用了先栅极 HKMG 工艺，而台积电采用了后栅极 HKMG 工艺。

Everspin 在市场上发布了四种不同的 MRAM 产品，包括 Toggle-mode MRAM（第 1 代，Chandler fab.）和 STTMRAM（第 2~4 代，GF fab.）。在 STT-MRAM 产品中，第 2 代 STT-MRAM 器件采用基于 MgO 的面内 MTJ 结构，而第 3 代和第 4 代 STT-MRAM 器件采用垂直 MTJ (pMTJ) 技术。Avalanche pMTJ STT-MRAM 单元设计和结构显示 40nm p-MTJ 层，单元尺寸为 0.032 µm2，MRAM 层位于 M1 源极线下方，位于 Contact-1 和 Contact-2 之间。例如，三星与索尼共同展示了用于华为 GT2 智能手表 GPS 控制器的 28nm pMTJ 8Mb 嵌入式 STT-MRAM 结构。它们是基于 MgO MTJ 的器件。

富士通 8Mb ReRAM 器件是迄今为止世界上密度最大的独立量产 ReRAM 产品。富士通采用了新的 45nm CMOS 工艺，与之前的 180nm 4Mb ReRAM 产品相比，芯片尺寸更小，存储密度更高。

英特尔和美光的第一代 XPoint 内存芯片具有 128Gb (16GB) 芯片密度和两层的 PCM/OTS 结构。它已用于许多英特尔 SSD 产品，例如 Optane、800P、900P、DC P4800X、H10/H20 和 DCPMM。对于存储元件，已经提出和开发了许多候选者，例如相变材料、电阻氧化物单元、导电桥单元和MRAM单元。其中，第一代XPoint存储器采用了硫属相变材料，GST（Ge-Sb-Te）合金层。

一种用于 BL 和 WL 光刻/蚀刻工艺的 20nm 双图案技术 (DPT)，实际上是2F2 单元被设计出。近日，英特尔发布了第二代 XPoint 内存，例如市面上的傲腾 DC P5800X SSD 产品。

4 层 PCM/OTS 层结构，实际上是 1F2，集成在 M4 层上，形成 WL/BL/WL/BL/WL 多层。器件中双向阈值开关选择器 (OTS) 与PCM 层共同集成，该器件具有与之前的一代 XPoint 相同的元素（图 10）。

图 10. PCM/XPoint 历史显示 2L第一代和4L第二代英特尔的 XPoint 内存产品。

新兴的内存设备可以取代 eFLASH 或 SCM，因为它们具有高性能（高速、耐用和记忆力）和能源效率。然而，最重要的挑战之一将是降低比特成本，或者换句话说，如何增加阵列单元密度。到目前为止，没有一个独立的 STT-MRAM 裸片（256Mb 或 1Gb）和 XPoint 裸片（128Gb 或 256Gb）可与 3D NAND 裸片（QLC NAND 裸片为 1Tb 或 1.33Tb）相媲美。此外，大多数新兴存储器件使用一种或多种新材料，例如 HfO、HZO、GST 基硫族化合物和 Ir/Ta 基金属电极，这在包括图案形成/蚀刻、沉积和退火优化在内的工艺集成中造成了一些困难。

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