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华为3D DRAM技术将亮相顶会

2022-05-23 14:00:16 来源: 半导体行业观察

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来源：内容由半导体行业观察（ID：icbank）综合，谢谢。

日前，华为麒麟公众号发布了一篇介绍存储器的文章—— 《华为麒麟带你一图看懂存储器》 。

在文章最后华为表示，随着芯片尺寸的不断微缩，DRAM工艺的微缩变得越来越困难，平面DRAM 的“摩尔定律”' (Moore's Law) 正在逐渐走向极限，当今各大厂商都在研究3D DRAM作为解决方案来延续DRAM的使用。

按照华为所说，3DDRAM是一种将存储单元堆叠至逻辑单元上方的新型存储方式，它可以实现单位面积上更高的容量。

本来编者以为，这是华为对未来技术的一个预测，但最新的消息却透露，华为在相关技术上原来已经有了研究成果。

华为3D DRAM技术将亮相顶会

据日媒mynavi介绍，在 VLSI Symposium 2022 上，将进行各种有关内存的演讲，其中华为公司名为“采用垂直CAA型IGZO FET的3D-DRAM技术”的演讲将备受关注。

根据中国科学院微电子研究所去年发布的文章，华为研究人员的这篇论文也曾经亮相过第67届国际电子器件大会（IEDM 2021）。

报道指出，DRAM是存储器领域最重要的分支之一。基于铟镓锌氧（IGZO）晶体管的2T0C-DRAM有望克服传统1T1C-DRAM的微缩挑战。但目前相关研究都是基于平面结构，形成的2T0C单元（~20F2）比相同特征尺寸下的1T1C单元（6F2）大很多，缺少密度优势。

针对IGZO-DRAM的密度问题，中国科学院微电子研究所李泠研究员团队联合华为/海思团队首次提出了新型的垂直环形沟道器件结构（Channel-All-Around, CAA）。该结构有效减小了器件面积，且支持多层堆叠，通过将上下两个CAA器件直接相连，每个存储单元的尺寸可减小至4F2，使IGZO-DRAM拥有了密度优势。团队实现了50nm沟长的CAA IGZO FET，其开态电流大于30μA/μm，关态电流小于1.8×10-17μA/μm，同层相连的2T0C单元可以达到300s的保持时间。该研究成果将推动IGZO晶体管在高密度DRAM领域的应用，并以题为 “Novel Vertical Channel-All-Around(CAA) IGZO FETs for 2T0C DRAM with High Density beyond 4F2 by Monolithic Stacking” 入选IEDM 2021，同时获选Highlight Paper和Top Ranked Student Paper。微电子所博士生段新绿为第一作者，华为/海思黄凯亮博士为共同一作，耿玓副研究员和李泠研究员为通讯作者。

图1. 沟道长度50nm的CAA IGZO FET器件的转移曲线及截面电镜图

图2. CAA IGZO 2T0C电路及retention测试结果

3D 堆叠开启DRAM新未来

一般来说，计算机中的 DRAM 存储单元由单个晶体管和单个电容器制成，即所谓的 1T1C 设计。这种存储单元在写入时打开晶体管，电荷被推入电容器 (1) 或从电容器 (0) 去除；读取时则会提取并度量电荷。该系统速度超级快，价格便宜，并且功耗很小，但它也有一些缺点。

DRAM作为一种易失性的、基于电容的、破坏性读取形式的存储器，在读取的时候会消耗电容器的电量，因此读取就要将该位写回到内存中。即使不进行读取，电荷最终也会通过晶体管从电容器中泄漏出来，从而随着时间的流逝而失去其明确定义的充电状态。虽然定期刷新可以保持数据，但这也意味着需要读取存储器的内容并将其重新写回。

为了让DRAM更好地满足未来市场需求，业界也在不断地寻找新技术来突破目前的瓶颈，3D DRAM正是其中一个主流的技术方向。

图片来源：方正证券

据了解，3D DRAM是将存储单元（Cell）堆叠至逻辑单元上方以实现在单位晶圆面积上产出上更多的产量，从这方面来说，3D DRAM 可以有效解决平面DRAM最重要也最艰难的挑战，那就是储存电容的高深宽比。储存电容的深宽比通常会随着组件工艺微缩而呈倍数增加，也就是说，平面DRAM的工艺微缩会越来越困难。

除了片晶圆的裸晶产出量增加外，使用3D堆栈技术也能因为可重复使用储存电容而有效降低 DRAM的单位成本。因此，可以认为DRAM从2D架构转向3D架构是未来的主要趋势之一。

无电容IGZO，实现3D DRAM的候选者

当前在存储器市场，能和DRAM“分庭抗礼”的NAND Flash早在2015年就已步入3D堆叠，并开始朝着100+层堆叠过渡，然而DRAM市场却仍处于探索阶段，为了使3D DRAM能够早日普及并量产，各大厂商和研究院所也在努力寻找突破技术。

HBM（High Bandwidth Memory，高带宽存储器）技术可以说是DRAM从传统2D向立体3D发展的主要代表产品，开启了DRAM 3D化道路。它主要是通过硅通孔（Through Silicon Via, 简称“TSV”）技术进行芯片堆叠，以增加吞吐量并克服单一封装内带宽的限制，将数个DRAM裸片垂直堆叠，裸片之间用TVS技术连接。从技术角度看，HBM充分利用空间、缩小面积，正契合半导体行业小型化、集成化的发展趋势，并且突破了内存容量与带宽瓶颈，被视为新一代DRAM解决方案。

除了HBM外，研究者们也开始在无电容技术方面下功夫，试图借此解决目前的难题。其实关于无电容，早有Dynamic Flash Memory、VLT技术、Z-RAM等技术出现，但日前，美国和比利时的独立研究小组IMEC在2021 IEDM 上展示了一款全新的无电容器 DRAM，这种新型的DRAM基于 IGZO（indium-gallium-zinc-oxide）可以完全兼容 300mm BEOL （back-end-of-line），并具有>10 ³ s保留和无限 (>10 ¹¹ ) 耐久性。

据介绍，这些结果是研究人员在为单个 IGZO 晶体管选择最佳集成方案后获得的，而这个最佳集成方案就是具有掩埋氧隧道和自对准接触的后栅极集成方案。使用这种架构后，IGZO TFT（thin-film transistors）的栅极长度可以缩小到前所未有的 14nm，同时仍然保持大于100s的保留。通过EOT（equivalent oxide thickness）缩放控制阈值电压 (V _t )、改善接触电阻和减小IGZO层厚度，可以进一步优化小栅极长度下的保持率。当后者的厚度减小到 5nm 时，甚至可以省略O ₂ 中的氧隧道和退火步骤，从而大大简化了集成方法。

(a) 示意图和 (B) 具有氧隧道和 14nm 栅极长度的后栅极架构中单个 IGZO 晶体管的 TEM 图像

其实，在2020 IEDM上，imec就首次展示过这种无电容DRAM，并在当时掀起了一阵热议。2020年消息显示，当时这款DRAM包括两个IGZO-TFTs并且没有存储电容，而这种2T0C(2晶体管0电容)DRAM架构还有望克服经典1T1C)（1晶体管1电容）DRAM 密度缩放的关键障碍，即小单元中 Si 晶体管的大截止电流尺寸，以及存储电容器消耗的大面积。但在去年的“概念性”演示中，IGZO TFT 并未针对最大保留率进行优化，并且缺少对耐久性（即故障前的读/写循环次数）的评估。而今年这款无电容DRAM显然在去年的基础上进行了改进，保留率和耐久性都有了提高。

总的来说，今年新推出的新型DRAM 通过对基于 IGZO 的 DRAM架构和集成的改进，使2T0C DRAM 存储器具有>10 ³ 保留、无限耐久性和栅极长度缩小至 14nm。更重要的是，这些突破性的成果都使得无电容IGZO-DRAM 成为实现高密度 3D DRAM 存储器的合适候选者。

对于未来DRAM该怎么走，其实研究者们已经提供了很多技术方向，但是目前均处于探索阶段。基于PBTI的模型能否真的提升IGZO设备寿命；IGZO TFT 又能否使DRAM走向3D堆叠；3D堆叠是否真的可以为DRAM发展开辟新路径，而这一切都需要市场来检验。

但可以肯定的是，随着这些突破性技术的发展，DRAM 远未走到生命尽头，未来或将继续称霸存储器市场。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第3048内容，欢迎关注。

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