三星强调：今年量产GAA晶体管，第二代正在研发

来源：本文由半导体行业观察综合自网络信息。

三星电子（Samsung）宣布，计划于 2022 年下半年开始商业化生产采用全球首创的 GAA（Gate-All-Around）工艺的芯片。与台积电在 5nm 节点上使用的 FinFET 技术相比，新工艺具有晶体管密度优势，其中台积电具有最大优势。

在解释季度业绩的电话会议中，三星代工市场战略团队负责人 Moonsoo Kang 表示，“2022 年上半年，第一代 GAA 工艺量产，3GAE（3nm Gate-All- “Around Early”已经结束，未来我们将继续按计划开发第二代GAA工艺“3GAP（3nm Gate-All-Around Plus）”。

3GAE 和 3GAP 是三星给正在开发的新 GAA 工艺的第一代和第二代的名称。

值得一提的是，三星在去年六月宣布了基于GAA晶体管的芯片的量产。

三星将在 3nm 引入GAA，台积电在2nm？

据报道，3nm 工艺有两种变体——3GAAE 和 3GAAP——代表早期和加号，这是两款基于纳米片结构的设计，在鳍中具有多个横向带状线。这种纳米片设计已被研究机构 IMEC 作为 FinFET 的后续产品进行了大量讨论，并由 IBM 与三星和 Globalfoundries 合作进行了研究。

“将 GAA 结构应用于我们的下一代工艺节点将使我们能够率先打开一个新的智能互联世界，同时也加强我们的技术领先地位，”三星执行副总裁兼代工销售和营销主管 Charlie Bae 说。

所谓Gate-all-around (GAA) ，有时候被称作横向纳米线场效应管。这是一个周边环绕着 gate 的 FinFet 。按照专家的观点， GAA 晶体管能够提供比 FinFet 更好的静电特性，可满足某些栅极宽度的需求，这主要体现在同等尺寸结构下,GAA沟道控制能力增强,因此给尺寸进一步微缩提供了可能;传统Finfet的沟道仅三面被栅极包围,而GAA以纳米线沟道设计为例,沟道的整个外轮廓都被栅极完全包裹住,这就意味着栅极对沟道的控制性能就更好。

三星研究人员将将他们采用全环栅（GAA）晶体管设计的3nm CMOS技术叫做多桥通道（MBC）架构。据介绍，这个由纳米片（nanosheets）的水平层制成的沟道完全被栅极结构包围。

三星声称，这种技术具有高度可制造性。因为它利用了该公司现有的约90％的FinFET制造技术，而只需要少量修改过的光掩模。他们用它构建了一个功能齐全的高密度SRAM宏。他们表示，该工艺具有出色的栅极可控性（65 mV / dec亚阈值摆幅（subthreshold swing）），这比公司的FinFET技术高31％，且因为纳米片通道宽度可通过直接图案化来改变，这就给设计提供了灵活性。

对台积电而言，Gate-all-around FETs(GAAFET)仍是台积电发展路线图的一部分。预计该公司在其“后N3”技术(可能是N2)中使用新型晶体管。实际上，该公司处于下一代材料和晶体管结构的探路模式，这些材料和晶体管结构将在未来的许多年中使用。

该公司在最近的年度报告中说：“对于先进的CMOS逻辑，台积电的3nm和2nm CMOS节点正在顺利进行中。” “此外，台积电加强了探索性的研发工作，重点放在2nm以外的节点以及3D晶体管，新存储器和low-R interconnect等领域，这些领域有望为许多技术平台奠定坚实的基础。

值得注意的是，台积电正在扩大Fab 12的研发运营能力，目前正在研究和开发N3，N2和更高级的节点。

三星宣布新晶体管：1nm后的选择？

在去年年底于旧金山举办的IEDM 会议的第一天，三星和IBM两家公司公布了一种在芯片上垂直堆叠晶体管的新设计。对于当前的处理器和 SoC，晶体管平放在硅表面上，然后电流从一侧流向另一侧。相比之下，垂直传输场效应晶体管 (VTFET) 彼此垂直，电流垂直流动。

据 IBM 和三星称，这种设计有两个优点。首先，它将允许他们绕过许多性能限制，将摩尔定律扩展到 1 纳米阈值之外。更重要的是，由于电流更大，该设计减少了能源浪费。他们估计 VTFET 将使处理器的速度比采用 FinFET 晶体管设计的芯片快两倍，功耗降低 85%。

IBM 和三星声称，这一过程可能有朝一日允许手机一次充电使用整整一周。他们表示，它还可以使某些能源密集型任务（包括加密采矿）更加节能，因此对环境的影响较小。

IBM 和三星尚未透露他们计划何时将该设计商业化。他们并不是唯一一家试图突破 1 纳米屏障的公司。英特尔在七月曾表示，它的目标是到 2024 年完成埃级芯片的设计。该公司计划使用其新的“英特尔 20A”节点和 RibbonFET 晶体管来完成这一壮举。

在先进半导体工艺上，台积电目前是无可争议的老大，Q3季度占据全然53%的晶圆代工份额，三星位列第二，但份额只有台积电的1/3，所以三星押注了下一代工艺，包括3nm及未来的2nm工艺。根据三星的计划，3nm工艺会放弃FinFET晶体管技术，转向GAA环绕栅极，3nm工艺上分为两个版本，其中3GAE(低功耗版)将在2022年年初投入量产，3GAP(高性能版)则会在2023年年初批量生产。

对比5nm，三星新的3nm GAA可以让面积缩小35％，同功耗下性能提高30％，同性能下功耗降低50％。

再往后就是2nm工艺，三星高管日前再次表态2nm工艺会在2025年量产。

不过具体的工艺指标还没公布，只知道还是GAA晶体管，跟3nm一样基于MBCFET（多桥沟道FET）技术，这是一种纳米片晶体管，可以垂直堆叠，而且兼容现在的CMOS工艺，共享设备与制造方法，降低了新技术的升级成本。

三星的2nm工艺是一大进步，创新亮点不少，而且跟现在已有的2nm技术不同——此前IBM全球首发了2nm芯片，指甲盖大小的面积就可以集成500亿晶体管，相比7nm工艺提升了45%的性能或者减少75%的功耗，预计2024年量产。

三星也参与了IBM的2nm技术，然而自己量产的2nm技术跟IBM的2nm并不一样，后者需要新的生产方法，三星还会依赖自家研发的2nm技术。

关于2nm的量产，三星表示，2GAP 还需要几年时间，但有望 2025 年量产。

竞争对手：台积电团队谈GAA晶体管

在去年的VLSI研讨会上，一个引人注目的短期课程是：“面向 2nm-CMOS 和新兴存储器的先进工艺和器件技术”。本文重点介绍了台积电研发团队在题为“未来十年的 CMOS 器件技术”的短期课程中介绍的材料。

连续几代 FinFET 工艺技术的发展导致鳍片间距更小，鳍片更高，鳍片侧壁轮廓越来越垂直。 并且已经实现了单位面积驱动电流的显着改进。 垂直鳍片三个表面上栅极输入的静电控制也改善了亚阈值漏电流。

然 而，台积电的Jin 强调说，“垂直鳍中的自由载流子迁移率会因鳍厚度变小而受到不利影响。 TSMC 在 N5 节点引入了 SiGe（用于 pFET），以提高迁移率。 应变工程仍然是 FinFET 制造的一个关键方面。 ” （nFET： 拉伸应变； pFET： 压缩应变）

下图说明了短沟道效应和载流子迁移率与鳍宽度的趋势。

Jin 继续说道，“最佳工艺目标是~40-50nm 鳍片高度、~6nm 鳍片厚度和~15nm 栅极长度，或鳍片厚度的 2.5 倍。”

器件缩放的下一步是水平环栅或“纳米片”(NS) 配置。在晶片衬底上制造交替的 Si 和 SiGe 层的超晶格。一组独特的蚀刻/沉积步骤用于去除 NS 层边缘的 SiGe 材料，并在凹陷区域沉积隔离氧化物，使 Si 层侧壁暴露。然后源极/漏极外延从 Si 侧壁向外生长，为 Si 纳米片提供 S/D 掺杂和结构支撑。然后选择性地去除纳米片堆叠中的 SiGe 层，暴露出 Si 通道。随后的原子层沉积 (ALD) 步骤引入了栅极氧化物堆叠，可能具有用于器件 Vt 产品的多种功函数。另一个 ALD 步骤提供栅极材料，完全封装纳米片堆叠。

Jin 专注于基于纳米片的 GAA 器件的载流子迁移率特性，作为性能的代表。（稍后将详细介绍 GAA 寄生电容和电阻。）下图提供了 GAA 器件的晶体取向说明，以优化水平纳米片层通道中的横向迁移率。

Jin 强调了 NS 工艺技术发展面临的一个关键问题——（未优化的）空穴迁移率明显低于 nFET 电子迁移率，如下图所示。

当 CMOS 技术首次被引入时，强反型中的 nFET 电子和 pFET 空穴迁移率存在相当大的差异。通用电路设计目标是提供“平衡”的 RDLY 和 FDLY 延迟（和信号转换）值，这对于时钟分配网络中的任何电路尤其重要。因此，逻辑电路采用了器件尺寸指南，其中 Wp/Wn 与载流子迁移率成反比 - 即 Wp/Wn ~ mu_electron/mu_hole。例如，通常使用大小为 ~2.5 的“beta 比率”的设备。

（Wp 和 Wn 是“有效”设计值——对于具有多个串联器件的逻辑电路分支，要保持相同的有效驱动强度，需要更宽的器件。）

随着工艺技术在氧化物表面下方采用更薄的沟道，以及广泛的通道应变工程，电子和空穴迁移率之间的比率降低，接近统一。事实上，如下图所示，具有量化宽度值的 FinFET 器件的引入取决于载流子迁移率差异的减少。（想象一下，在下面显示的 2+2 鳍标准单元图像中尝试设计具有非整数 Beta 比率的逻辑电路。）

上图描绘了当前 FinFET 和即将推出的纳米片技术的标准单元库图像。与每个鳍的量化宽度（Wfin ~ 2*Hfin + Tfin）不同，纳米片器件宽度是一个连续的设计参数，并且（幸运地）可以更容易地适应独特的 Beta 比率。

请注意，最大纳米片器件宽度会有限制。选择性去除交错的 SiGe 超晶格层以及氧化物和栅极材料的沉积的工艺步骤需要产生高度均匀的表面和尺寸，这对于更宽的纳米片堆叠将更加困难。

说到纳米片堆叠，还应注意布局器件宽度乘以纳米片层数。Jin 介绍了评估潜在层范围的深入分析的结果，如下所示。

更多的层会增加驱动电流，但通过 S/D 区域到较低层的（分布式）接触电阻会降低这种增益。大多数已发表的关于纳米片技术的研究都集中在~3-4 层上，以实现最佳效率。

顺便说一句，也有已发表的研究调查纳米片制造工艺技术，这些技术将在周围氧化物和栅极的 ALD 之前局部去除一个（或多个）纳米片层，用于一组特定的器件。换句话说，一些设备可以包含少于 3 层。考虑弱器件强度最佳的电路应用，例如泄漏节点“保持器”或 6 晶体管 SRAM 位单元中的上拉器件。

然而，由此产生的不均匀表面形貌增加了工艺复杂性——即将推出的 GAA 技术可能不会提供可变数量的纳米片层。相同的表面形貌问题将适用于 GAA 工艺，该工艺将尝试从超晶格 Si 层构建 nFET，从超晶格 SiGe 层构建 pFET， 对于设计人员来说，与 FinFET 的量化特性相比，GAA 技术将在设备尺寸方面提供（一些）可变性。 由于纳米片通道周围的 GAA 静电，泄漏电流将减少（稍后会详细介绍）。

模拟电路可能更容易优化，而不是严格依赖于鳍片数量的比率。SRAM 单元设计不再局限于 PD:PU:PG = 2:1:1 或 1:1:1 FinFET 尺寸限制。

目前，FinFET 标准单元库提供集成 1X、2X、4X 驱动强度选项的单元，通常具有 3 或 4 个器件 Vt 变体。

由于 GAA 技术具有更大的尺寸自由度（以及可能更少的设备 Vt 替代方案），库设计者可以从中选择一组不同的变量。看看单元库设计者如何利用这种设备灵活性将会很有趣。

Jin 描述了三个积极的工艺研发领域，以获得更优化的纳米片特性。

• 用于 pFET 的增加的 SiGe 化学计量

• 优化寄生 Cgs/Cgd 电容

• 底部纳米片“台面”泄漏

如上所示，Jin 强调了通过以下任一方式减少这种漏电流贡献的研发工作：

• 纳米片堆叠下方引入额外的杂质

• 衬底和 S/D 节点之间的部分介电隔离

• 衬底、S/D 节点和底层纳米片栅极之间的完全介电隔离

Jin 的演讲对 FinFET 和 GAA 器件的相关特性提供了深刻的见解，因为工艺节点发展到水平纳米片拓扑结构。设计人员将受益于减少的漏电流和设计尺寸的灵活性，尽管纳米片沟道电子和空穴迁移率之间的差异将需要重新考虑电路Belta比。正在进行的工艺研发工作正在寻求减少这种载流子迁移率差异，并优化寄生 Rs、Rd、Cgs 和 Cgd 元素。

在新的器件配置（例如，3D 硅制造）和非硅材料（例如，2D 半导体）出现之前，Jin 提出了如下所示的粗略时间表，用于引入 GAA 纳米片技术。

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