[原创] 半导体测试江湖，泰瑞达见招拆招
2022-01-18
14:00:50
来源: 半导体行业观察
谈及半导体设备，大家常常提起的光刻机。但实际上，在半导体领域还有一些非常重要的设备，如ATE（Automatic Test Equipment）就是其中一个重要类别。
据维基百科介绍，所谓ATE是指可以利用自动化技术，针对产品进行快速测试的设备。具体到半导体领域，是指在芯片制造过程中，用于CP（Chip Probe）和FT（Final Test）测试的设备。只有经历了这两个步骤，才能尽可能地保证交付给开发者芯片的可靠性。
随着芯片（尤其是SoC）工艺的稳步推进，制造成本的持续增加，作为芯片生产流程重要一环，测试的被重视程度越来越高，这就给相应的ATE供应商带来了巨大的挑战。日前，全球领先ATE供应商泰瑞达的销售副总经理黄飞鸿分享了市场对ATE需求的演变以及他们的应对之策。
黄飞鸿表示，在1990到2025年这几十年里，工艺在快速演进。与此同时，对ATE也提出了更多的需求。
据介绍，90年代是CMOS蓬勃发展的时代，当时半导体SoC芯片的功能越来越强，芯片上面也会集成模拟的能力，包括数据接口的传输率也在同步增加。这就给当时的ATE提出了挑战。“原先老的测试平台实际上不能够覆盖新集成的模拟和高速接口测试的需求，因此便需要增强ATE的功能性。也就是说当时的ATE设计研发要满足日趋复杂的SoC芯片需求”，黄飞鸿告诉记者。
来到2000到2015年间，工艺越来越先进，芯片尺寸也越来越小，芯片上的晶体管集成度也越来越高。这个时候，芯片对于测试的专门设计、标准化接口和DFT设计能力也不断地加强。因为只有这样做，才能够覆盖到包括越来越深的SCAN扫描测试、BIST测试和标准化接口测试等在内的日趋复杂的芯片测试需求。
同时，因为芯片规模的变大，带来了更高的测试成本，这就要求测试从以前的单工位，往前推出到多工位，进而带来同测的要求。换个说法，就是说这个时代对测试的一个重要需求就是测试机板上面能够集成越来越多的通道，能够同时做2工位，4工位，8工位的测试。
进入2020年以后，芯片制造工艺微缩到了5nm，并持续往3nm推进，这个时代芯片晶体量增长速度又开始超出了设备的极限。再者，这个时代的芯片周期缩短、芯片复杂度提升幅度也极大，这就让芯片的测试进入了复杂性时代。这就给其带来了新一轮的挑战。
据黄飞鸿介绍，先进工艺演进首先带来的是芯片测试时间的增加，这一部分是由给数量暴增的晶体管进行测试造成的。如下图左所示，如果以2015年时间为测试基准，现在同样测试所花的时间可以接近当年的2.5倍，未来甚至可以进一步增加到三倍；此外，对于类似模拟和射频这样的芯片，在做测试的时候需要先做Trim调整，然后再测试，这又带来了测试时间的增加。“测试时间的增加，意味着更高的测试成本”，黄飞鸿强调。
他进一步指出，Wafer yield是先进工艺带来的另一个挑战。
如上图右所示，黄飞鸿告诉记者，随着工艺尺寸的不断缩减，wafer的初次yield不断下降。越来越复杂的芯片也让每颗芯片的die size不断增加，进而增加芯片的失效概率。在这两个因素的叠加下，800平方毫米的die size wafer的初次yield跌到不及10%。但与此同时，我们对芯片的需求却越来越高。
“在过往，我们还能接受较高的消费电子芯片失效数，但随着消费和移动芯片走向汽车，我们对芯片失效要求有了指数型的增长，这就让芯片测试变得难上加难”，黄飞鸿举例说。
毫无疑问，泰瑞达是ATE领域的龙头之一，在过去多年里，他们也针对SoC测试推出了多款领先设备，其中J750系列无疑是当中一个代表性产品。
资料显示，泰瑞达J750系列提供了世界领先的汽车和消费应用类MCU产品测试解决方案，也是图像传感器测试的全球领导者。随着低成本产品的集成度不断增长，并已延伸到指纹传感器，MEMS和带有MCU无线功能的物联网（IOT）产品，J750测试系统的可扩展性使其成为这类产品的理想选择。
但正如黄飞鸿所说，J750是测试偏简单的芯片，追求更多的是低成本解决方案。于是，泰瑞达推出了UltraFLEX系列，来应对更高级别的测试需求。据了解，UltraFLEX 测试系统采用业内领先的软件，具有测试复杂的片上系统 (SoC) 芯片所需的性能和精度，可显著降低测试成本并加快产品上市速度。
从官网介绍我们可以看到，UltraFLEX系列能够为移动应用处理器、数字基带处理器、高数据速率 RF Transceiver、RF Connectivity芯片、毫米波、5G、电源管理 芯片 (PMIC)、微处理器、网络处理器、高速 SERDES（串行器/解串器）和背板收发器、存储控制器、高端微控制器、音频和视频处理器等芯片的测试提供全方位的支持。
虽然有了UltraFLEX系列，但随着芯片性能和种类的增加，又给测试提出了新的需求，于是泰瑞达又推出了新的UltraFLEXplus系列，聚焦解决人工智能和5G通信所带来的新兴数字测试需求。
据黄飞鸿介绍，UltraFLEXplus 系列首先增加了工位数，并通过提高并行测试效率来减少多工位测试时间开销，从而满足测试成本需求。减少测试单元的数量可以最大程度降低总制造成本，测试单元的减少可以转化为更少的探针台和分选器、更低的设备功率和更少的操作人员。
其次，UltraFLEXplus的芯片测试接口板设计做了完全革命性的改进，采用了Broadside技术，使接口板的应用区域更大，同时可以使接口板PCB层数做的更少。据官方资料介绍，与传统的 ATE 相比，Broadside DIB 结构，将板卡较原先结构旋转了 90 度，因此板卡的资源，能够向芯片区域并行传送。这意味着每个工位，都能够获得与之匹配的信号传输路径。通过简化原本复杂的 DIB布局，实现更快的上市时间、更多的工位数和更高的PCB良率。
第三，UltraFLEXplus还采用了全新的PACE架构，以最小的工程量创造出最高的测试单元产能。据了解，之所以PACE 取得这一成果，主要得益于其分布式多控制器 (DMC) 控制架构，以及板卡硬件数据带宽的提高。多核系统控制器能够保持板卡高效、协调工作，从而提高系统产能。增加工位数提高生产效率，以及改进并行测试效率，让制造商能够减少 15%-50% 的测试单元部署。
最后值得一提的是，泰瑞达让公司的UltraFLEX和UltraFLEXplus系列都保持了对IG-XL 软件的支持，那就意味着工程师开发的程序可以轻易在上述设备间可以无缝迁移，大大缩短开发工程师的开发时间。
黄飞鸿也指出，公司目前已经有接近6000套UltraFLEX装机，UltraFLEXplus系列自2019年推出以来，截止现在全球的装机量也已经接近600台，IG-XL软件装机更是已经超过1.2万套。公司同时还培训了超过1万名的IG-XL程序开发人员，为未来的测试需求爆发做好充分准备。
在问到随着芯片制造工艺持续演进，会给未来的测试带来什么样的需求变化的时候，黄飞鸿回应道：
“这对测试设备带来的要求是两个：第一个是更高的数据率下面怎么样保证测试的精度，这一定是随着工艺的演进越来越严苛；第二个是随着工艺不断演进，芯片里面集成晶体管的密度是呈几何增加。那这个扫描量要很长，甚至要超过1个G以上，这对我们带来的挑战就是如何满足在每个通道下面渐增的存储向量深度需求。这就是我们为什么在plus这代产品通过一些技术可以把扫描量深度最大可以容纳19.2G的原因。从目前来看，即使到了2纳米，3纳米，甚至再往前走，这个向量深度也能够满足这样的需求。”
黄飞鸿指出，随着工艺不断演进到往后有一个趋势，wafer测试比重会增加，FT测试反而会减少。这主要是从芯片提升性能的方式引起的。
据他所说，未来工艺演进技术有两条路，一条路是5纳米，2纳米，1纳米不断往前走，但其实演进难度越来越难了。另外一条是走Chiplet（芯粒）路线，也就是一颗芯片里面不同的模块不一定每个模块芯片都需要用到2纳米，3纳米，有些射频、模拟、混合信号需要16纳米就够了。在这种情况下，把不同功能的芯片（Die）在片上再把它合封在一起，这就意味着封起来之后，你做不了相关测试。那对于芯片来说CP比重会增加，FT会减少。
”未来，可能还会有一个新趋势，那就是合封之后也有通讯接口的标准，这个标准怎么样通过外围共用的通道access到每一个die去，目前还没有特别好的统一的标准。如果这个标准出来，可能也会通过这个方式访问到每个芯片（die）再进行测试。”黄飞鸿表示。
到了那时，我们又将能看到泰瑞达是如何“出招”应对。
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