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IMEC
」，谢谢。
2019 年是极紫外 (EUV) 光刻技术的重要里程碑。同年，EUV 构图技术首次应用于 7nm 技术代逻辑芯片的量产。插入以对芯片后端 (BEOL) 的最关键层进行图案化，它能够打印间距高达 36-40 纳米的金属线。
凭借 13.5 纳米的极短波长，EUV 光刻已被引入以接替 193 纳米（浸没式）光刻——这是由瑞利方程决定的分辨率转变。根据这个等式，在晶圆曝光期间使用波长较小的光可以提高光刻工具的分辨率，从而提高其打印具有特定半间距（half pitch）或临界尺寸 (critical dimension：CD) 特征的能力。此外，193nm 复杂且昂贵的多重图案化要求——包括将芯片图案分成两个或更多个更简单的掩模——可以再次移回单一图案化 EUV。
在开发方面，研究人员一直在不断努力推动当今最先进的 EUV 全场扫描仪（即 ASML NXE:3400B）的单次打印能力。例如，今年早些时候，imec 和 ASML 能够为 lines/spaces展示 28 纳米间距单次曝光图形，对应于 5 纳米逻辑技术节点的关键 BEOL 金属层。这使当前的扫描仪接近其大批量制造的分辨率极限，约为 13 纳米（26 纳米间距）。随着逻辑工艺的发展，存储器制造商越来越多地考虑使用 EUV 光刻来满足未来存储器的高密度要求——例如用于对关键 DRAM 结构进行图案化。
与此同时，正在探索多图案 EUV 光刻选项，以将 EUV 推进到下一个节点。虽然这些“技巧”提供了更轻松的间距，但它们也有一个缺点：处理步骤数量增加，增加了图案化步骤的成本、复杂性和处理时间。
2023 年将标志着 EUV 光刻技术发展的有一个新的里程碑。届时，第一代新一代 EUV 光刻工具有望进入现场：高数值孔径（high-NA） EUV 光刻扫描仪——新设备预计可在较少的图案化步骤中打印 2 纳米（及以上）逻辑芯片的最关键特征。瑞利方程再次证明了向高 NA 光刻的过渡是合理的，它提供了用于提高分辨率的第二个“旋钮”——增加投影镜头的数值孔径 (NA)。NA 控制用于形成图像的光量（更准确地说，衍射级数），从而控制图像的质量。
过渡到更高 NA 的成像设备之前已经应用过，记住从 193nm 干法到 193nm 浸没式光刻的转变。当时，用水代替透镜和晶片之间的空气的光学技巧使 NA 增加了 45%。在 EUV 的情况下，ASML 将通过重新设计光刻系统内的光学器件，从目前的 0.33 NA 变为 0.55NA（即 NA 增加 67%）。0.55NA EUV 光刻有望最终实现 8nm 分辨率，对应于一次曝光中 16nm 间距的印刷线/间距。
0.55NA EUV 光刻将把图案化推向比当前 0.33NA EUV 光刻系统更小的特征。但前进的道路是雄心勃勃的。
EUV 光刻系统的发展可以追溯到 2000 年代，从安装第一台预生产的 EUV 扫描仪到最近在大批量制造中引入 EUV 光刻之间有十年的时间跨度。对于高 NA，目标是将时间框架压缩到仅 3 年，并预计在 2023 年推出第一个原型（EXE：5000）。
图 1：ASML 的 EXE:5000 高数值孔径 EUV 光刻扫描仪的渲染（由 ASML 提供）。
在第一个high NA 工具可用之前，专用实验室设备和当前一代 EUV 光刻工具和材料被推到了极限，以尽可能地准备新的High NA EUV 光刻技术并降低其风险。
与此同时，imec 正与 ASML 合作开设一个联合high NA 实验室，在那里将建造high NA 系统，与涂层和开发轨道相连，并配备计量设备。他们将共同为行业创建生态系统，以满足工艺要求，并建立伴随高数值孔径工具开发的基础设施——包括变形成像（anamorphic imaging）、新掩模技术、计量学、光刻胶筛选（ resist screening ）和薄膜图案化材料开发等.
下文将更详细地讨论这些发展。此外，客户将可以访问High NA 实验室来开发他们的私人High NA 用例。
随着高数值孔径 EUV 光刻技术的出现，光刻胶将更薄的趋势将继续下去，最终目标是 16 纳米间距的印刷线/间距，对应于宽度小至 8 纳米的印刷线。这要求薄于 20nm 的光刻胶薄膜（resist films thinner ），以保持 2:1 的理想纵横比（定义为线的高度和宽度之间的比率）。使用较厚的光刻胶，纵横比会增加，随之而来的是线条坍塌（ line collapse）的风险。高数值孔径 EUV 光刻技术带来了使用更薄光刻胶膜的第二个原因。
遵循瑞利方程，焦深 (DOF) - 即（aerial）图像聚焦的光刻胶高度 - 减少数值孔径的平方。模拟预测，相对于当前的 0.33NA 光刻，DOF 的有效降低系数为 2-3。
减少的光刻胶厚度要求为高数值孔径 EUV 工艺带来了新的需求，包括图案转移。筛选（新）光刻胶、优化硬掩模和蚀刻工艺的选择性，以及评估超薄光刻胶时的图案化限制是 imec 与其材料供应商合作的主要任务。
但向更小特征和更薄光刻胶膜的过渡也对计量提出了挑战。这比以往任何时候都更需要同时解决图案化和计量机会 ——一个服务于另一个的需求。例如，当光刻胶变得超薄时，印刷线上的材料量变得非常小，以至于用当前使用的计量工具几乎无法“看到”。例如，对于广泛使用的 CD-SEM，使用较薄的光刻胶会导致图像对比度大大降低。最近的实验表明，底层（即光刻胶膜下方的层）的类型可以对 SEM 成像对比度产生积极影响。但是使用不同的底层来改进计量会反过来影响图案转移，需要优化蚀刻工艺。为了继续优化模式转移。
图 2：光刻胶膜厚度减少的演变（HP = 半间距）。
下面，我们将介绍最近在图案化和计量学方面的一些见解。
在期待第一个高数值孔径 EUV 原型系统的同时，imec使用目前最先进的 0.33NA EUV 光刻系统 NXE:3400B 来预测更薄的光刻胶的性能——用于lines/spaces 和接触孔。早些时候，imec 和 ASML 能够使用这款 NXE:3400B 扫描仪打印尽可能小的间距（即 24nm 间距lines/spaces 和 28nm 间距接触孔），从而实现高数值孔径 EUV 光刻扫描仪所需的早期材料开发。
例如，通过使用该工具，该团队表明，当使用较薄的光刻胶薄膜时，线边缘和线宽粗糙度 (LER/LWR)（lines/spaces 图案化的最关键参数之一）往往会增加。在这些实验中，使用了化学放大光刻胶 (chemically amplified resists：CAR)，这是一种依赖于当 EUV 光子撞击表面时在光刻胶内形成的电子的化学放大的光刻胶。
自 1990 年代初以来，这些 CAR 已在工业中得到广泛应用，并已逐渐优化以获得更好的光刻胶性能。但对于high NA 光刻，业界可能需要 CAR 以外的光刻胶，具有更好的分辨率。因此，我们看到了新型光刻胶材料的出现，例如金属氧化物光刻胶 (metal oxide resists ：MOR)。我们的第一个实验似乎表明这些 MOR 对于更小的特征和更薄的光刻胶确实具有更好的图案转移能力。Imec 与多家材料供应商合作开发这些概念并评估关键问题，例如污染风险和工艺集成挑战。
图 3：观察到按比例缩小 EUV 光刻胶膜厚度会增加线宽粗糙度 (LWR)。
如前所述，计量的第一个主要挑战是需要应对目前使用的 CD-SEM 工具降低的图像对比度。Imec 认为有两种方法可以解决这个问题，并继续测量印有更薄光刻胶的非常小的线条。第一种方法是调整工具的设置，使用 CD-SEM 工具的一些旋钮（例如扫描速率）结果证明对成像对比度有积极影响——即使在薄膜厚度低至 15nm 时也能看到图案；第二种方法是与imec 的计量供应商密切合作，探索替代计量技术。在分辨率方面非常有前景的是例如低压扫描电镜、氦离子显微镜、散射测量……
图 4：减少光刻胶膜厚度（从 30nm 到 10nm）（顶部）会对 CD SEM 图像对比度产生负面影响，但（中间）可以通过使用 CD-SEM 计量旋钮（metrology knobs）或（底部）使用不同的底层来改善。
除了例如 10nm 宽度的线条之外，图案中还有更小的特征需要成像。随着缩放的继续，测量 LER 和叠加性能（即一层与下一层的对齐程度）等参数变得更加困难——需要远低于 10nm 的图像分辨率。然后是缺陷，更具体地说，是随机打印失败的出现：随机、非重复、孤立的缺陷，例如微桥（microbridges）、局部断线（locally broken）以及缺失或合并的触点。它们被认为是由能量和波长之间的基本关系产生的。随着波长越来越短——EUV 光刻工作在 13.5nm——来自光源的能量分布在更少的光子上。因此，只需几个光子即可创建图案。
具有进一步提高分辨率和减小光刻胶厚度的高数值孔径 EUV 光刻技术的出现将进一步推动这种演变。Imec 一直在开发方法来系统地量化 EUV 材料中的缺陷水平，并了解导致故障的许多因素。关键是传统上依赖光学技术的晶圆检测策略的发展和改进。
最近，基于电子束的检测越来越受到关注。虽然它在寻找小缺陷方面看起来很有希望，但它有一个主要缺点：检查整个晶圆所需的时间急剧增加——需要提高工具生产率和产量的解决方案。
此外，越来越多地设置金属化图案的电气测试，以寻找与光学和电子束检测技术获得的数据的相关性。这允许增加对随机模式失败的学习，并获得更多关于它们影响产量的方式的见解。通过这种方式，通过扫描电子显微镜、宽带等离子体光学和电子束技术获得的缺陷检测数据已经可以成功地与从电测量获得的数据相关联。电气测试是在大面积钌金属化蛇纹石结构（ruthenium-metallized serpentine structures ）上进行的，这些结构允许测量电气开路（以及光刻胶中的桥），以及允许测量电气的金属化fork-fork和tip-to-tip结构。
光掩模是芯片制造的重要组成部分，因为它保存着用于最终设备的设计布局信息。理想情况下，该信息包含在掩模上的暗（即吸收）和亮（即反射）区域中。现在正在印刷越来越小的特征，与理想掩模的偏差越来越多地影响最终的晶圆图案。因此需要解决掩膜特定的挑战。其中包括减少掩模 3D 效应、加深对掩模寿命及其对打印随机故障的影响的理解。
最重要的是，在High NA EUVL 光学系统中引入变形（anamorphicity）为掩模行业带来了额外的复杂性。在这一切中，imec 团队扮演着重要的角色。通过与 ASML 及其材料供应商的密切合作，imec 致力于用于高数值孔径 EUV 光刻的光掩模的设计优化和认证。下面将更详细地描述这项工作。
今天的 EUV 掩模由约 300 纳米厚的反射多层堆叠组成，由 40 到 50 层交替的硅 (Si) 和钼 (Mo) 层组成，上面覆盖着一层薄的钌层。在这个堆栈上，由钽-硼-硝酸盐 (TaBN) 制成的吸收体带有图案。虽然 Mo 和 Si 的多层反射入射光，但吸收体阻挡了反射，这种组合定义了晶片上的特征。
当前的 Ta 基吸收剂通常约 60-70 纳米厚，旨在吸收足够量的光。与光的 13.5nm 曝光波长相比，该厚度较大。因此，以特定入射角（在传统 EUV 光刻中以 6° 为中心）撞击掩模并从多层反射的光对“厚”掩模的 3D 形貌（topography ）敏感，例如经历多层和吸收器诱导相变形。这会扭曲 aerial image ——最终在光刻胶中转移的光的图案——并降低其图像对比度。这些所谓的掩模 3D 效果还伴随着放置和最佳聚焦在晶圆上的特性相关变化的增加。这给高数值孔径 EUV 光刻带来了额外的挑战，因为 DOF 预算已经减少。
最初，应用源照明（source illumination）和掩模设计方面的创新来补偿掩模 3D 效果。近年来，注意力转向改进掩膜材料作为控制晶圆上掩膜 3D 效应的参数，从而有助于增加高 NA DOF。
这促使 imec 研究探索新的吸收材料，这些材料具有不同的 EUV 折射率（低 n 材料，例如 RuTa 或 PtMo，允许衰减相移）或高 EUV 消光系数（高 k 材料，例如 PtTe 或Ni具有高吸收能力）。对于每种材料类型，都需要优化厚度以提供最佳成像权衡。Imec 正在对材料进行向下选择，以寻找这些材料中最有前途的。基于这些材料的新掩模架构预计将在今年年底之前在 imec 的当前 EUV 扫描仪上进行测试。
图 6：EUV 掩模吸收材料空间与参考 TaBN。
高数值孔径 EUV 光刻伴随着扫描仪内光学器件的重大重新设计，允许具有更大入射角的光照射到晶圆上，从而使系统具有更高的分辨率。在相同的扫描仪放大倍数下，这会带来一个缺点。具有较高入射角的光也会击中掩膜，如果不采取任何行动，这将大大恶化 3D 掩膜效果。
克服这些额外阴影效应的一种方法是将掩模放大率从其历史的 4 倍增加到 8 倍，并结合使用更大的 mask blanks。但放弃原有的6英寸×6英寸掩膜尺寸，同时保持较高的掩膜质量，将对掩膜行业产生巨大影响。
为了尽量减少这种影响，ASML 和蔡司推出了变形镜头，一种在 x 和 y 方向（分别为 4x 和 8y（y 是扫描方向））具有不同放大倍数的镜头。6英寸掩膜保留，但其设计向一个方向拉伸。增加的放大倍数（在一个方向上）将像场尺寸（即在一个步骤中曝光的硅片部分）减少到一半，因此扫描仪可能最终仅在器件的一部分上打印特征。对于具有较大裸片尺寸的芯片来说尤其如此，这就限制了如何设计这些芯片。
对于这些芯片，芯片制造商必须采用一种称为拼接的技术。图案的一部分用一个掩模曝光，下一部分用第二个掩模曝光，然后将两个掩模缝合在一起。
Imec 研究了改进拼接的方法，例如通过减少两个掩模之间固有存在的所谓过渡区。在硬件方面，ASML 致力于加速掩模和晶圆阶段，以弥补半场成像造成的生产力损失。并且将两个掩膜缝合在一起。
图 7：掩模示意图，以及在 0.55NA 扫描仪上打印过程中掩模和硅片的主要方向（由 ASML 提供）。
在光刻中，光掩模通常与防护膜（pellicle ：在大批量半导体制造过程中用于保护掩模免受污染的膜）同时提及。它安装在光掩模表面上方几毫米处，这样如果颗粒落在薄膜上，它们就会离焦太远而无法打印。然而，开发 EUV 防护膜并非易事。所有 EUV 扫描仪普遍面临的一个主要挑战是使薄膜吸收尽可能少，以保持 EUV 光刻的吞吐量和经济性。
此外，防护膜必须能够承受未来光刻工具（包括高数值孔径 EUV 光刻工具）不断增加的 EUV 功率的影响——8 倍放大率带来了防护膜和掩模级功率密度降低的好处。Imec与其合作伙伴合作，开发了一种创新的基于 CNT 的薄膜解决方案，该解决方案有可能在超过 600 瓦的扫描仪功率下幸存下来。通过在 imec 的 EUV NXE:3300 扫描仪上使用，CNT 防护膜的可行性已经得到成功证明。该团队现在正在努力延长使用寿命，以实现适用于下一代 EUV 光刻工具的高生产率薄膜解决方案，包括高 NA，其reticle 加速度大大增加。
图 8：与 imec NXE:3300B 中暴露的薄膜类似的全尺寸 CNT 薄膜
该团队还专注于其他特定于掩膜的机会，例如了解掩膜寿命。
掩膜在储存时会发生碳增长，这会影响晶圆上印刷特征的关键尺寸。观察到的效果取决于储存条件，并且可以通过 EUV 暴露逆转。该研究揭示了尽可能控制和最小化存储和寿命影响的重要性，以实现稳定的掩模印刷性能。
另一个挑战与掩模缺陷对随机故障概率的影响越来越大有关。观察到随着掩模老化而增加的掩模多层的表面粗糙化起着至关重要的作用。这推动了替代多层“镜子”材料的研究。
此外，比以往更多，掩模上的小缺陷，例如边缘放置错误或 CD 错误，会转化为晶圆印刷后观察到的错误。现在情况变得更糟，因为晶圆在重叠、聚焦和边缘放置误差方面的预算变得非常小，这是缩放的直接后果。这促使需要大规模量化掩模对晶圆成像性能的贡献。
此外，正在研究以更精确和更小分辨率写入掩模的其他方法，包括多光束掩模写入，它允许不同（所谓的曲线）掩模形状。所有这一切都表明，掩模正在从“简单”商品演变为对晶圆成像性能越来越重要的复杂组件。
加快学习薄阻成像（ thin-resist imaging ）的需求是 imec 决定投资 AttoLab（与 KMLabs 的联合项目）的原因之一。该实验室使我们能够在 ASML 的第一个 0.55NA EXE:5000 原型面世之前，探索高数值孔径 EUV 光刻条件下光刻胶成像的基本动力学。实验室中的实验设置提供了对 0.33NA EUV 光刻扫描仪已经获得的内容的相应见解。
在 AttoLab 中，13.5nm 的hihg NA 曝光在干涉型设置中使用明亮、相干、高谐波的 EUV 源进行仿真。最近，通过用于试样实验的基于劳埃德镜的干涉装置，20nm 间距lines/spaces 可以首次在金属氧化物光刻胶中的 imec 上成功成像。在这种布置中，从镜子反射的光与 13.5nm 高次谐波发生源直接发射的光发生干涉，产生适合光刻胶成像的精细干涉图案。可以通过改变干涉光束之间的角度来调整成像光刻胶图案的间距。这个 Lloyd's-Mirror-setup 提供了下一步的关键知识：
基于干涉的 EUV 光源类型不同于 ASML 的高数值孔径 EUV 激光器中使用的方法，后者蒸发锡滴以产生 EUV 光。光子随后从扫描仪内的几个反射镜上反弹，从掩模上反射，最后击中硅片上的光刻胶。虽然 ASML 的扫描仪专为大规模生产芯片而设计，但 AttoLab 中使用的干扰类型工具永远无法实现所需的全场吞吐量。
但是，有了这些 13.5nm的激光脉冲，imec 正在追求一个不同的目标：研究 EUV 光子吸收和随后在光刻胶材料中引起的超快辐射过程，并了解有关关键随机打印失败的更多信息。对于这些研究，光束线与光谱技术（如时间分辨红外和光电子能谱）相结合，并且正在建立相应的pump-probe 类型的实验。光束线设计用于在几秒钟内在high NA 条件下筛选各种光刻胶材料，并支持开发适用于高 NA EUV 光刻的优化图案、蚀刻和计量技术。
图 9：用于high NA EUV 干涉试样实验的（左）劳埃德反射镜设置的示意图（未按比例）；（右）用于完整 300 毫米晶圆实验的干涉室。
从 0.33NA 到 0.55 高 NA EUV 光刻的转变为光刻界提供了一个重要的机会，可以在很短的时间内共同应对挑战并为该工具的推出做好准备。与 ASML 在联合high NA EUV 实验室中，imec 专注于与high NA 扫描仪开发相关的基础设施准备工作。为此，imec依靠并邀请所有材料和设备供应商为建立完整high NA生态系统做出贡献。所有这些努力的回报将是巨大的，因为 0.55NA EUV 光刻工具有望将摩尔定律推向 2nm 及以后的技术世代。
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