3nm如何实现？厂商见招拆招！
2021-07-09
14:00:49
来源: 半导体行业观察
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正如我们所见，在 3nm 节点之外扩展晶体管和布线会带来一些挑战，阻碍了功耗和性能的改进。此外，需要一种新的材料工程解决方案来解决图案变化的问题。AMAT基于工艺步骤和集成材料解决方案 (IMS) 的协同优化开发创新，帮助半导体制造商在高级逻辑中实现其 PPACt 路线图.
AMAT 正在帮助业界引入一种称为设计技术协同优化 (DTCO) 的技术。DTCO 预计在未来将在节点间变得更加普遍，因为它允许逻辑密度缩放随着间距缩放变慢而继续。
晶体管缩放：面向 5nm 以上 FinFET 的全方位栅极技术转型
FinFET 路线图提出了三个重要的技术挑战。鳍曲率、高 k 金属栅极 (HKMG) 和界面 CD 缩放以及源极/漏极电阻器。AMAT 通过共同优化新材料和工艺组合来帮助克服这些挑战。
制造过程中鳍片的曲率会产生可变性，从而降低性能和功率效率。为了缓解这种情况，AMAT 开发了一种协同优化的材料工程解决方案。在这种方法中，随着流体氧化膜的鳍片分离，离子注入和退火过程得到协调和优化，所有过程都由电子束测量/检查设备“PROVision”监控。通过利用这些技术，可以实现高、直、高纵横比的鳍片，以提高均匀性，将阈值电压变异性降低 30%，驱动电流降低 5%，可以提高上述（图 1）。
图 1：协同优化过程通过减轻鳍片曲率将阈值电压可变性降低了 30%，并将驱动电流增加了 5% 以上
HKMG 逻辑的两个元件（接口层和 High-k 层）是增加晶体管驱动电流的关键。然而，这两个层在 14 nm 节点之后都无法扩展，这是一个性能瓶颈。为了解决这个问题，AMAT 开发了一种新的集成材料解决方案 (IMS)，它在真空下结合了这些关键工艺步骤，将界面工程和调整提升到一个新的水平。通过使用 IMS，表明新的集成栅堆叠可以实现与以前相同的氧化膜厚度缩放，并且可以将驱动电流提高 8% 到 10%（图 2）。
图 2：一种新的集成栅极堆叠，它允许集成材料解决方案 (IMS) 恢复可比氧化膜厚度的缩放，并将驱动电流提高 8-10%
在晶体管源/漏电阻模块中，每个缩放节点接触面积减少25%，因此接触电阻的增加变得更加严重。为了应对这一挑战，AMAT 开发了一种新的协同优化工艺技术，可最大限度地扩大应变技术的应用范围（图 3）。在该解决方案中，水平蚀刻用于将源极/漏极应力源放置在更靠近沟道的位置。此外，还开发了一种新的选择性 SiAs 外延层。这些新材料和材料工程技术降低了电阻并将驱动电流提高了 8%。
图 3：AMAT 的源/漏电阻解决方案通过协调蚀刻、外延和退火实现了 8% 的驱动电流增加
随着行业从 FinFET 转向环栅 (GAA) 晶体管架构以提高芯片性能和功耗，材料工程创新变得更加重要（图 4）。在GAA中，晶体管沟道的方向由垂直变为水平，栅极从四面八方包围沟道，而不是三面。控制通道厚度极大地影响性能和功耗。随着从 FinFET 到 GAA 的过渡，沟道厚度控制已转向外延生长和选择性去除 GAA，具有高生长控制和低可变性，而不是光刻和蚀刻高而薄的鳍片。
GAA 晶体管需要通道之间的内部隔离物，但通过适当的工程技术可以降低电容。间隔物通过高度受控的选择性蚀刻和间隙填充工艺形成。用电子束测量确认新结构是否正确和最佳形成，并有望将性能提高 10% 至 15%，功耗提高 25% 至 30%。
外生、选择性去除和电子束测量都是 AMAT 培育技术的领域，并且已经在为半导体制造商开发协同优化流程以加速 GAA 解决方案。因此，与 FinFET 相比，GAA 的销售额预计每月每 100,000 片晶圆增加 10 亿美元。
图4：布线缩放：新的集成材料解决方案将通孔电阻降低 50%
布线消耗了器件近三分之一的功率，占RC延迟的70%以上。随着工艺节点变得更精细，晶体管会提高其性能，而随着它们变得更精细，布线会增加其电阻，从而导致性能降低和功耗增加。如果没有一些突破，布线通孔电阻将随着从 7nm 节点到 3nm 节点的过渡而增加十倍，从而抵消晶体管缩放的好处。
为了解决这一挑战，AMAT 宣布在材料工程领域取得突破。集成材料解决方案 (IMS)，称为“Endura Copper Barrier Seed IMS”，在高真空下将七种不同的工艺技术（ALD、PVD、CVD、Cu 回流、表面处理、界面工程、测量）集成到一个系统中（图5）。通过采用选择性 ALD 代替保形 ALD，可以消除用于通孔界面的高电阻值势垒。此外，铜回流技术即使在狭窄的形状中也能实现无空隙的间隙填充。通孔接触界面中的电阻最多可降低 50%，从而提高半导体芯片性能和功耗。
图 5：新型 Endura Copper Barrier Seed IMS 在高真空下将七种不同的工艺技术集成到一个系统中，以提高芯片性能和功耗。
当 EUV 光刻与多图案技术相结合以缩小线宽时，随着微型化节点的进展，图案变化正成为一个主要问题。图案的边缘应该是直的和光滑的，但实际上它们增加了粗糙度和不均匀性。以前，形状的尺寸不是那么精细，所以边缘粗糙度占很小的比例，这个问题不太值得关注。然而，随着 EUV 缩放的进行，图案形状和边缘粗糙度变得相似，导致随机缺陷，导致断开和短路。
传统上，在多重图案化中，业界采用使用旋涂绝缘膜和炉（扩散炉）将光刻图案转移到器件层的方法。为了减少随机误差，我们提出了一种使用高质量CVD材料代替旋涂绝缘膜的方法，与蚀刻设备Sym3共同优化，并与电子束测量/检查设备PROVision一起监控过程. 做。换句话说，CVD 被集成到蚀刻室中。当将具有粗糙图案形状的晶片放入腔室时，会在晶片上选择性地形成一层薄薄的 CVD 材料。这样做时，通过调整在较宽的开口中沉积更多材料而在窄开口中沉积较少材料来校正相邻线之间的距离。
成膜后，经过特殊调整的刻蚀模式，使刻蚀速度比大形状对精细形状更快，进一步缩小了差异。通过以这种方式与 AMAT 先进的蚀刻技术配合优化 CVD，可以平滑线条并消除许多 stocastal 缺陷。此外，可以通过使用电子束在短时间内测量这种精细形状的尺寸变化。这种协同优化的解决方案可以将形状尺寸的局部变化减少 50%，线边缘粗糙度减少 30%，逻辑缩放的电路断线缺陷减少近 100%，同时保持可靠的器件良率，可以继续（图 6）。
图 6：AMAT 的 CVD 和先进的蚀刻技术可以协调和共同优化，以消除许多随机缺陷。局部 CD 均匀性 (LCDU)、线边缘粗糙度 (LER) 和电路断路缺陷得到改善。
逻辑路线图的实现依赖于通过不断提高逻辑密度来降低单位面积成本。然而，2D 的小型化正在放缓，难度在增加。进一步减小栅极和导线之间距离的物理空间不断缩小，距离越短，电气挑战就越严重。根据摩尔定律的传统 2D 缩放（称为间距缩放或本征缩放）在过去几十年中为该行业做出了贡献。但展望未来，设计和技术的协同优化 (DTCO) 可能会进一步补充间距缩放（图 7）。DTCO 可以巧妙地使用 2D 和 3D 逻辑设计技术，在保持间距不变的情况下增加逻辑密度。基于 DTCO 的有希望的未来技术转型是嵌入式电源轨和背面电源网络。这种新架构将一条为晶体管单元供电的粗电源线路由到硅晶片的背面或晶体管下方，从而在减少电压损失的同时继续进行 2D 缩放。
AMAT 通过金属、分离绝缘膜、蚀刻和 CMP 等工艺技术支持这些 DTCO 技术的实现。
图 7：设计和技术的协同优化 (DTCO) 似乎是未来扩展节点优势的重要组成部分。
几十年来，根据摩尔定律，逻辑路线图一直以 2D 缩放为基础。但随着摩尔定律的放缓，业界正在通过结合基于材料工程的技术来实现 3nm 及以上节点的缩放来弥补这一点。半导体制造商开始接受 PPACt 的新剧本。
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